公开(公告)号：CN1180960A

公开(公告)日：1998-05-06

申请号：CN97120678.3

申请日：1997-08-29

Applicant: 株式会社东芝

Inventor： 白井丰 ,  鲤沼弘之

IPC: H03K23/00 ,  G11C11/40

CPC classification number: G11C7/1018 ,  G11C7/1045

Abstract: 计数器电路,对应于线性序列和交错序列两种模式,电路结构简单,并具有可达到设定的任意数的计数器电路数和输出显示该数信号的功能。设有与3个触发器电路FF1～FF3对应的锁存电路L1～L3、第1逻辑电路A1～A3、第2逻辑电路B1～B3和第3逻辑电路C1～C3。各锁存电路提供对应位触发器电路的输出信号Q,在线性序列模式时根据信号Q设定锁存信号CDEF、ODEF的逻辑电平,在交错序列模式时依据控制信号唯一地设定锁存信号CDEF的逻辑电平。

公开(公告)号：CN105378844A

公开(公告)日：2016-03-02

申请号：CN201480016748.9

申请日：2014-03-11

Applicant: 株式会社东芝 ,  SK海力士公司

Inventor： 白井丰 ,  清水直树 ,  土田贤二 ,  渡边阳二 ,  J·H·辈 ,  Y·H·金

IPC: G11C11/15

CPC classification number: G11C7/12 ,  G11C7/1039 ,  G11C7/222 ,  G11C8/10 ,  G11C8/12 ,  G11C8/18 ,  G11C11/1653 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693

Abstract: 根据一个实施例，存储器包括具有存储体的存储器单元阵列，每个存储体包括行；对应于行提供的第一字线；锁存第一行地址信号的地址锁存电路；激活第一字线中的一个第一字线的行译码器；以及控制电路，该控制电路被配置为执行当加载第一命令时基于存储体地址信号激活存储体中的一个存储体的第一操作，以及在地址锁存电路中锁存第一行地址信号的第二操作，并且执行当在第一命令之后加载第二命令时，基于第二行地址信号和被锁存在地址锁存电路中的第一行地址信号，通过行译码器激活第一字线中的一个第一字线的第三操作。

公开(公告)号：CN1110900C

公开(公告)日：2003-06-04

申请号：CN97120678.3

申请日：1997-08-29

Applicant: 株式会社东芝

Inventor： 白井丰 ,  鲤沼弘之

IPC: H03K23/00 ,  G11C11/40

CPC classification number: G11C7/1018 ,  G11C7/1045

Abstract: 计数器电路，对应于线性序列和交错序列两种模式，电路结构简单，并具有可达到设定的任意数的计数器电路数和输出显示该数信号的功能。设有与3个触发器电路FF1～FF3对应的锁存电路L1～L3、第1逻辑电路A1～A3、第2逻辑电路B1～B3和第3逻辑电路C1～C3。各锁存电路提供对应位触发器电路的输出信号Q，在线性序列模式时根据信号Q设定锁存信号CDEF、ODEF的逻辑电平，在交错序列模式时依据控制信号唯一地设定锁存信号CDEF的逻辑电平。