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公开(公告)号：CN101847441B
公开(公告)日：2013-04-17
申请号：CN201010135739.5
申请日：2010-03-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C2013/0085 , G11C2213/71 , G11C2213/72
Abstract: 本发明提供实现了低功耗及高速访问的非易失性半导体存储装置。非易失性半导体存储装置具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对存储单元供给数据写入所需要的偏置电压的数据写入单元，该多个页包括属于预定数量的存储体的预定数量的存储单元；以及控制单元，其控制数据写入单元，按包括预定数量的存储单元的每一写入单位进行对页写入数据的页写入。控制单元，以包括编写操作及检验操作的步骤的重复执行页写入，仅对于在检验操作中无法确认为正常的数据写入的写入单位，在下一步骤及以后执行编写操作及检验操作。
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公开(公告)号：CN101833991A
公开(公告)日：2010-09-15
申请号：CN201010133456.7
申请日：2010-03-09
Applicant: 株式会社东芝
CPC classification number: G11C13/0069 , G11C13/00 , G11C13/0004 , G11C2213/71 , G11C2213/72
Abstract: 本发明提供可有效防止存储单元复位动作后的误置位动作的发生的半导体存储装置。半导体存储装置具有：具备多个位线BL、与位线BL交差的多个字线WL及在位线BL和字线WL的交差部配置的存储单元MC的单元阵列MA；通过位线BL及字线WL向存储单元MC施加可变电阻元件VR从低电阻状态向高电阻状态过渡所必要的控制电压VRESET的控制电路；以及向可变电阻元件VR的一端侧赋予抑制与可变电阻元件VR从低电阻状态向高电阻状态的过渡伴随的电位变动的偏置电压Vα的偏置电压赋予电路30。
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公开(公告)号：CN101840731A
公开(公告)日：2010-09-22
申请号：CN201010135679.7
申请日：2010-03-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0002 , G11C13/0061
Abstract: 本发明提供一种在短时间内能够执行复位操作且抑制了误置位的发生的非易失性半导体存储装置及其复位方法。该非易失性半导体存储装置具备：半导体基板；多个存储单元阵列MA，其层叠在该半导体基板上，且包括以相互交叉的方式形成的多条字线WL、多条位线BL以及配置于字线WL与位线BL的各交叉部分处且串联连接二极管Di和可变电阻元件VR而成的存储单元MC；以及控制电路CC，其选择驱动字线WL和位线BL。控制电路CC，执行将可变电阻元件VR的状态从低电阻状态形成为高电阻状态的复位操作。另外，控制电路CC，在执行复位操作时，在将施加在可变电阻元件VR上的脉冲电压升高至电压VRESET_pre之后，将其降低至低于该电压且高于接地电压的电压VRESET。
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公开(公告)号：CN100461428C
公开(公告)日：2009-02-11
申请号：CN200610075413.1
申请日：2006-04-14
Applicant: 株式会社东芝
Inventor： 前岛洋
IPC: H01L27/115 , G11C16/02
CPC classification number: G11C16/0483
Abstract: 提供一种非易失性半导体存储器件，可以实现NAND型闪速存储器的写入速度的高速化。该非易失性半导体存储器件，包括：把NAND串配置成矩阵状而成的单元阵列，该NAND串由可电改写的存储单元串联连接而成；通过感测与上述存储单元连接的位线的电位，感测上述存储单元的阈值的检测放大器，该检测放大器包含具有高电压晶体管的第1区和具有低电压晶体管的第2区；与上述NAND串的一端连接的单元源线；以及具有与上述单元源线连接、向上述单元源线供给接地电位或低电位的第1晶体管的第1单元源线驱动器；且上述单元源线驱动器的上述第1晶体管配置在上述检测放大器的上述第1区上。
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Patent Agency Ranking
公开(公告)号：CN104376871A
公开(公告)日：2015-02-25
申请号：CN201410039093.9
申请日：2014-01-27
Applicant: 株式会社东芝
Inventor： 前岛洋
IPC: G11C16/06
CPC classification number: G11C16/26 , G11C7/04 , G11C16/0483 , G11C16/06
Abstract: 本发明提供能够进行正常工作的半导体存储装置。半导体存储装置具备：与存储器单元连接的位线；具有与位线上的电位的读出结果相应的电位的第1节点（SEN）；和传送第1节点上的电位且与锁存电路连接的第2节点（LBUS）。在第1节点上的电位开始向第2节点传送的时刻，第1节点的电位比读出的结束时刻升高了。
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公开(公告)号：CN101833991B
公开(公告)日：2013-05-15
申请号：CN201010133456.7
申请日：2010-03-09
Applicant: 株式会社东芝
CPC classification number: G11C13/0069 , G11C13/00 , G11C13/0004 , G11C2213/71 , G11C2213/72
Abstract: 本发明提供可有效防止存储单元复位动作后的误置位动作的发生的半导体存储装置。半导体存储装置具有：具备多个位线BL、与位线BL交差的多个字线WL及在位线BL和字线WL的交差部配置的存储单元MC的单元阵列MA；通过位线BL及字线WL向存储单元MC施加可变电阻元件VR从低电阻状态向高电阻状态过渡所必要的控制电压VRESET的控制电路；以及向可变电阻元件VR的一端侧赋予抑制与可变电阻元件VR从低电阻状态向高电阻状态的过渡伴随的电位变动的偏置电压Vα的偏置电压赋予电路30。
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公开(公告)号：CN101840731B
公开(公告)日：2013-02-27
申请号：CN201010135679.7
申请日：2010-03-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0002 , G11C13/0061
Abstract: 本发明提供一种在短时间内能够执行复位操作且抑制了误置位的发生的非易失性半导体存储装置及其复位方法。该非易失性半导体存储装置具备：半导体基板；多个存储单元阵列MA，其层叠在该半导体基板上，且包括以相互交叉的方式形成的多条字线WL、多条位线BL以及配置于字线WL与位线BL的各交叉部分处且串联连接二极管Di和可变电阻元件VR而成的存储单元MC；以及控制电路CC，其选择驱动字线WL和位线BL。控制电路CC，执行将可变电阻元件VR的状态从低电阻状态形成为高电阻状态的复位操作。另外，控制电路CC，在执行复位操作时，在将施加在可变电阻元件VR上的脉冲电压升高至电压VRESET_pre之后，将其降低至低于该电压且高于接地电压的电压VRESET。
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公开(公告)号：CN101847441A
公开(公告)日：2010-09-29
申请号：CN201010135739.5
申请日：2010-03-10
Applicant: 株式会社东芝
CPC classification number: G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C2013/0085 , G11C2213/71 , G11C2213/72
Abstract: 本发明提供实现了低功耗及高速访问的非易失性半导体存储装置。非易失性半导体存储装置具有：存储器核，其具有多个存储体，并被逻辑地分割为多个页，该多个存储体包括矩阵状地配置的多个存储单元及对存储单元供给数据写入所需要的偏置电压的数据写入单元，该多个页包括属于预定数量的存储体的预定数量的存储单元；以及控制单元，其控制数据写入单元，按包括预定数量的存储单元的每一写入单位进行对页写入数据的页写入。控制单元，以包括编写操作及检验操作的步骤的重复执行页写入，仅对于在检验操作中无法确认为正常的数据写入的写入单位，在下一步骤及以后执行编写操作及检验操作。
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公开(公告)号：CN1870274A
公开(公告)日：2006-11-29
申请号：CN200610075413.1
申请日：2006-04-14
Applicant: 株式会社东芝
Inventor： 前岛洋
IPC: H01L27/115 , G11C16/02
CPC classification number: G11C16/0483
Abstract: 提供一种非易失性半导体存储器件，可以实现NAND型闪速存储器的写入速度的高速化。该非易失性半导体存储器件，包括：把NAND串配置成矩阵状而成的单元阵列，该NAND串由可电改写的存储单元串联连接而成；通过感测与上述存储单元连接的位线的电位，感测上述存储单元的阈值的检测放大器，该检测放大器包含具有高电压晶体管的第1区和具有低电压晶体管的第2区；与上述NAND串的一端连接的单元源线；以及具有与上述单元源线连接、向上述单元源线供给接地电位或低电位的第1晶体管的第1单元源线驱动器；且上述单元源线驱动器的上述第1晶体管配置在上述检测放大器的上述第1区上。
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