公开(公告)号：CN1731589A

公开(公告)日：2006-02-08

申请号：CN200510091695.X

申请日：2005-08-05

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L29/786 ,  H01L29/06 ,  H01L27/12 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/7853

Abstract: 本发明提供的叶片型FET，包括：支持基板，设于所述支持基板上的埋入绝缘膜，设于所述埋入绝缘膜上、并具有由硅层构成同时互相相对的侧面的叶片部，以及通过绝缘膜设置的栅极、使得至少覆盖所述侧面的一部分，形成所述栅极、使得从比所述支持基板与所述埋入绝缘膜的界面更低位置覆盖所述侧面的一部分。

公开(公告)号：CN1240131C

公开(公告)日：2006-02-01

申请号：CN02154774.2

申请日：2002-12-04

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L27/04 ,  H01L21/822

CPC classification number: H01L27/10894 ,  H01L21/26586 ,  H01L21/823456 ,  H01L21/823462 ,  H01L27/10873 ,  H01L29/66492

Abstract: 本发明揭示了特征为备有半导体基片，在上述半导体基片的表面区域中，形成存储单元的存储区域上，用由第1绝缘膜与上述半导体基片绝缘地形成的多层层积体构成的第1栅极，和在上述半导体基片的表面区域中，至少形成控制上述存储单元的逻辑电路的逻辑区域上，用由第2绝缘膜与上述半导体基片绝缘地形成的第2栅极，上述第1栅极中与上述第1绝缘膜接触的层和上述第2栅极中与上述第2绝缘膜接触的层由相互不同的材料形成的半导体装置。又，本发明揭示了在半导体基片上在单元分离区域中划定分离的用于形成存储单元的存储区域，和用于形成控制这个存储单元的逻辑电路的逻辑区域，在半导体基片上形成第1绝缘膜。

公开(公告)号：CN100539157C

公开(公告)日：2009-09-09

申请号：CN200710087916.5

申请日：2007-01-25

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L27/11 ,  H01L29/78 ,  H01L29/423 ,  G11C11/40

CPC classification number: G11C11/412 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1108 ,  H01L29/785

Abstract: 一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线基本上垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管中的至少一者由鳍片场效应晶体管构成，以及所述鳍片场效应晶体管由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。

公开(公告)号：CN1052817C

公开(公告)日：2000-05-24

申请号：CN95118446.6

申请日：1995-09-13

Applicant: 株式会社东芝

Inventor： 吉见信 ,  稻叶聪 ,  村越笃 ,  寺内卫 ,  执行直之 ,  松下嘉明 ,  青木正身 ,  滨本毅司 ,  石桥裕 ,  尾崎彻 ,  H·川口谷 ,  松泽一也 ,  有隅修 ,  西山彰

IPC: H01L29/78 ,  H01L27/108 ,  H01L27/12 ,  H01L21/336 ,  H01L21/82

CPC classification number: H01L29/66666 ,  H01L27/1203 ,  H01L29/66772 ,  H01L29/78618 ,  H01L29/78681

Abstract: 一种半导体器件结构及制造方法，在改善MOSFET、MOSSIT和MISFET等绝缘栅晶体管的漏击穿电压时降低漏电流，改善存储单元如用这些晶体管作开关晶体管的DRAM的保持特性，改善传输门中栅氧化膜的可靠性。具体地，在SOI·IG-器件的源区或漏区内部形成窄带隙半导体如SixGe1-x、SixSn1-x、PbS。选择窄带隙半导体区在SOI膜中的位置和/或摩尔百分比，或选择杂质元素，补偿晶格失配，抑制缺陷的产生。

公开(公告)号：CN100468733C

公开(公告)日：2009-03-11

申请号：CN200510108757.3

申请日：2005-09-30

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L27/02 ,  H01L21/82

CPC classification number: H01L29/785 ,  H01L27/1203 ,  H01L29/66795 ,  H01L2029/7858

Abstract: 一种半导体器件，具有能够抑制短沟道效应的结构、可以控制阈值电压、电流驱动力优异、能够高速动作的多翅片FET，包括：在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧的第一栅电极；设置在所述半导体衬底上方，相对于所述翅片与所述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离的第二栅电极；与所述各个第一栅电极连接的多个第一焊盘电极；与所述多个第一焊盘电极连接的第一布线；与所述各个第二栅电极连接的多个第二焊盘电极；与所述多个第二焊盘电极连接的第二布线。

公开(公告)号：CN101009286A

公开(公告)日：2007-08-01

申请号：CN200710087916.5

申请日：2007-01-25

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L27/11 ,  H01L29/78 ,  H01L29/423 ,  G11C11/40

CPC classification number: G11C11/412 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1108 ,  H01L29/785

Abstract: 一种半导体存储器，具有多个静态随机存取存储器单元、多条字线以及与所述字线基本上垂直的多条第一和第二位线，每个所述静态随机存取存储器单元包括：第一反相器，具有在电源电压线和接地线之间串联的第一驱动晶体管和第一负载晶体管；第二反相器，具有在电源电压线和接地线之间串联的第二驱动晶体管和第二负载晶体管；第一传输晶体管，串联在第一位线和所述第一反相器的输出之间；以及第二传输晶体管，串联在第二位线和所述第二反相器的输出之间，所述第一反相器的输出连接到所述第二反相器的输入，并且所述第一反相器的输入连接到所述第二反相器的输出，其中所述第一和第二驱动晶体管、所述第一和第二负载晶体管以及所述第一和第二传输晶体管中的至少一者由鳍片场效应晶体管构成，以及所述鳍片场效应晶体管由分离栅型双栅场效应晶体管构成，所述分离栅型双栅场效应晶体管包括第一栅电极和第二栅电极，控制所述第一栅电极的电压以形成沟道，并且控制所述第二栅电极的电压以在写入数据时降低阈值电压。

公开(公告)号：CN1763950A

公开(公告)日：2006-04-26

申请号：CN200510108757.3

申请日：2005-09-30

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L27/02 ,  H01L21/82

CPC classification number: H01L29/785 ,  H01L27/1203 ,  H01L29/66795 ,  H01L2029/7858

Abstract: 一种半导体器件，具有能够抑制短沟道效应的结构、可以控制阈值电压、电流驱动力优异、能够高速动作的多翅片FET，包括：在半导体衬底上设置的源区和漏区；与所述源区和漏区连接的多个翅片；设置在所述半导体衬底上方，设置在所述各翅片一个侧面侧的第一栅电极；设置在所述半导体衬底上方，相对于所述翅片与所述第一栅电极对置，设置在所述各翅片另一个侧面侧，与所述第一栅电极分离的第二栅电极；与所述各个第一栅电极连接的多个第一焊盘电极；与所述多个第一焊盘电极连接的第一布线；与所述各个第二栅电极连接的多个第二焊盘电极；与所述多个第二焊盘电极连接的第二布线。

公开(公告)号：CN1220271C

公开(公告)日：2005-09-21

申请号：CN02102043.4

申请日：2002-01-17

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L29/772 ,  H01L27/04 ,  H01L21/336 ,  H01L21/82

CPC classification number: H01L29/66628 ,  H01L21/823412 ,  H01L21/823807 ,  H01L27/0883 ,  H01L29/1083 ,  H01L29/4958 ,  H01L29/7834

Abstract: 半导体器件包括半导体衬底；栅极电极；源极和漏极扩散层；在上述源极和漏极扩散层之间的上述沟道区上形成的第1导电类型的第1掺杂层；在上述第1掺杂层的下边形成的第2导电类型的第2掺杂层；和在上述第2掺杂层的下边形成的第1导电类型的第3掺杂层，上述第1掺杂层的结深度被设定得与上述源极和漏极扩散层的扩张区域的结深度相同或比之还浅，上述第2掺杂层把杂质浓度和厚度设定为使得归因于上述第1和第3掺杂层之间产生的内建电位而完全耗尽化。

公开(公告)号：CN1424761A

公开(公告)日：2003-06-18

申请号：CN02154774.2

申请日：2002-12-04

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L27/04 ,  H01L21/822

CPC classification number: H01L27/10894 ,  H01L21/26586 ,  H01L21/823456 ,  H01L21/823462 ,  H01L27/10873 ,  H01L29/66492

Abstract: 本发明揭示了特征为备有半导体基片，在上述半导体基片的表面区域中，形成存储单元的存储区域上，用由第1绝缘膜与上述半导体基片绝缘地形成的多层层积体构成的第1栅极，和在上述半导体基片的表面区域中，至少形成控制上述存储单元的逻辑电路的逻辑区域上，用由第2绝缘膜与上述半导体基片绝缘地形成的第2栅极，上述第1栅极中与上述第1绝缘膜接触的层和上述第2栅极中与上述第2绝缘膜接触的层由相互不同的材料形成的半导体装置。又，本发明揭示了在半导体基片上在单元分离区域中划定分离的用于形成存储单元的存储区域，和用于形成控制这个存储单元的逻辑电路的逻辑区域，在半导体基片上形成第1绝缘膜。

公开(公告)号：CN1366347A

公开(公告)日：2002-08-28

申请号：CN02102043.4

申请日：2002-01-17

Applicant: 株式会社东芝

Inventor： 稻叶聪

IPC: H01L29/772 ,  H01L27/04 ,  H01L21/336 ,  H01L21/82

CPC classification number: H01L29/66628 ,  H01L21/823412 ,  H01L21/823807 ,  H01L27/0883 ,  H01L29/1083 ,  H01L29/4958 ,  H01L29/7834

Abstract: 半导体器件包括半导体衬底;栅极电极;源极和漏极扩散层;在上述源极和漏极扩散层之间的上述沟道区上形成的第1导电类型的第1掺杂层;在上述第1掺杂层的下边形成的第2导电类型的第2掺杂层;和在上述第2掺杂层的下边形成的第1导电类型的第3掺杂层,上述第1掺杂层的结深度被设定得与上述源极和漏极扩散层的扩张区域的结深度相同或比之还浅,上述第2掺杂层把杂质浓度和厚度设定为使得归因于上述第1和第3掺杂层之间产生的内建电位而完全耗尽化。