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    半导体器件和半导体器件的制造方法
    4.
    发明授权
    半导体器件和半导体器件的制造方法 失效

    公开(公告)号：CN1235291C

    公开(公告)日：2006-01-04

    申请号：CN03121578.5

    申请日：2003-03-31

    Applicant: 株式会社东芝

    Inventor： 八木下淳史 ,  斋藤友博

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L21/84 ,  H01L27/1203

    Abstract: 在完全耗尽型SOI晶体管等中，把阈值电压调整成正确的值，在同一半导体衬底上，形成具有不同的阈值电压的多个晶体管，是困难的。在(SOI衬底(104)的)硅有源层(＝SOI层)(103)上面，形成虚设栅极图形(111)、(112)，然后，除去这些虚设栅极图形(111)、(112)，设置栅极沟(130)、(132)。在这些栅极沟(130)、(132)内，对硅有源层(103)进行刻蚀，使构成沟道区的部分的厚度变薄，调整各个晶体管的阈值电压。借助于此，就可以根据条件，提高电路设计上的自由度。

    半导体器件和半导体器件的制造方法
    6.
    发明公开
    半导体器件和半导体器件的制造方法 失效 转让

    公开(公告)号：CN1507012A

    公开(公告)日：2004-06-23

    申请号：CN200310118288.4

    申请日：2003-12-09

    Applicant: 株式会社东芝

    Inventor： 斋藤友博

    IPC: H01L21/28 ,  H01L21/30 ,  H01L21/3205

    CPC classification number: H01L21/823456 ,  H01L21/28079 ,  H01L21/31053 ,  H01L27/0207 ,  H01L29/495 ,  H01L29/66545 ,  H01L29/6656

    Abstract: 本发明的目的在于减少标记区周边的层间绝缘膜的凹进变形。其解决方案是在半导体衬底上边的第1区域上形成第1图形，在与上述半导体衬底上的第1区域不同的区域上形成第2图形，使得将上述第1和第2图形被覆起来那样地淀积层间绝缘膜，在上述层间绝缘膜上形成光刻抗蚀剂膜，在上述光刻抗蚀剂膜上，使得光掩模的器件图形与上述第1图形相对应，上述光掩模的位置对准用标记与上述第2图形相对应那样地进行步进重复曝光和显影处理，形成光刻抗蚀剂图形，用上述光刻抗蚀剂图形选择性地刻蚀除去上述第1和第2图形上的上述层间绝缘膜，在除去了上述光刻抗蚀剂图形后，对上述层间绝缘膜进行平坦化处理，使上述第1和第2图形露出来。

    半导体器件和半导体器件的制造方法
    7.
    发明授权
    半导体器件和半导体器件的制造方法 失效 转让

    公开(公告)号：CN1259698C

    公开(公告)日：2006-06-14

    申请号：CN200310118288.4

    申请日：2003-12-09

    Applicant: 株式会社东芝

    Inventor： 斋藤友博

    IPC: H01L21/28 ,  H01L21/30 ,  H01L21/3205

    CPC classification number: H01L21/823456 ,  H01L21/28079 ,  H01L21/31053 ,  H01L27/0207 ,  H01L29/495 ,  H01L29/66545 ,  H01L29/6656

    Abstract: 本发明的目的在于减少标记区周边的层间绝缘膜的凹进变形。其解决方案是在半导体衬底上边的第1区域上形成第1图形，在与上述半导体衬底上的第1区域不同的区域上形成第2图形，使得将上述第1和第2图形被覆起来那样地淀积层间绝缘膜，在上述层间绝缘膜上形成光刻抗蚀剂膜，在上述光刻抗蚀剂膜上，使得光掩模的器件图形与上述第1图形相对应，上述光掩模的位置对准用标记与上述第2图形相对应那样地进行步进重复曝光和显影处理，形成光刻抗蚀剂图形，用上述光刻抗蚀剂图形选择性地刻蚀除去上述第1和第2图形上的上述层间绝缘膜，在除去了上述光刻抗蚀剂图形后，对上述层间绝缘膜进行平坦化处理，使上述第1和第2图形露出来。

    半导体器件和半导体器件的制造方法
    8.
    发明公开
    半导体器件和半导体器件的制造方法 失效

    公开(公告)号：CN1499646A

    公开(公告)日：2004-05-26

    申请号：CN200310103006.3

    申请日：2003-10-28

    Applicant: 株式会社东芝

    Inventor： 斋藤友博

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/7833 ,  H01L21/28194 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66606

    Abstract: 在半导体衬底上形成岛状的元件区的工序；在元件区的外周部分上形成元件隔离区。形成横跨元件区端部设置在元件隔离区上的虚设栅。在元件隔离区上形成比虚设栅更低的第1区域，在除虚设栅之外的元件区上形成比第1区域的上表面还低的源漏区。在源漏区周边形成侧壁，形成源漏杂质扩散层。在源漏区和第1区域的上方形成与虚设栅同一高度的半导体膜。使半导体膜的上表面氧化形成氧化硅膜，以氧化硅膜为掩模，除去设置在元件区上的虚设栅。以半导体膜为刻蚀阻挡层，使设在元件隔离区上的栅布线区后退除去氧化硅膜。代替虚设栅形成栅绝缘膜和栅电极。除去半导体膜使源漏杂质扩散层露出来在源漏杂质扩散层上形成源漏电极。

    连接结构及其制造方法以及传感器
    9.
    发明公开
    连接结构及其制造方法以及传感器 无效

    公开(公告)号：CN109502538A

    公开(公告)日：2019-03-22

    申请号：CN201810194325.6

    申请日：2018-03-09

    Applicant: 株式会社东芝

    Inventor： 富泽英之 ,  斋藤友博 ,  藤本明 ,  久留井庆彦 ,  小岛章弘

    IPC: B81B7/00 ,  B81C1/00 ,  G01D5/241

    Abstract: 本发明涉及连接结构及其制造方法以及传感器。实施方式涉及插头与硅锗层的连接结构。提供能减小插头与硅锗层之间的接触电阻的连接结构。实施方式涉及的连接结构包含：具有导电性的插头(20)；将插头(20)的侧面覆盖的第1绝缘膜(21、22)；和在插头(20)的上表面上设置且包含多晶硅锗层(25)和非晶硅锗层(26)的电极(24)。多晶硅锗层(25)对于插头(20)的上表面的至少一部分没有经由非晶硅锗层(26)地接触。

    MEMS元件及其制造方法
    10.
    发明公开
    MEMS元件及其制造方法 失效

    公开(公告)号：CN101811656A

    公开(公告)日：2010-08-25

    申请号：CN201010121487.0

    申请日：2010-02-24

    Applicant: 株式会社东芝

    Inventor： 斋藤友博

    IPC: B81B7/02 ,  B81C1/00

    CPC classification number: B81B3/007 ,  B81B2201/016 ,  B81B2203/0109 ,  H01H59/0009 ,  H01H2001/0084 ,  H01H2059/0036

    Abstract: 本发明涉及MEMS元件及其制造方法。本发明的一方面的MEMS元件包括：第一电极，其被设置在基底上；第二电极，其被设置在所述第一电极上方并被驱动朝向所述第一电极；锚件，其被设置在所述基底上；梁，其将所述第二电极支撑在半空中，所述梁的一端被连接到所述锚件，并且所述梁包括设置在其沿宽度方向的端部处的侧壁部分，所述侧壁部分具有向下的突起部。

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