公开(公告)号：CN1258874C

公开(公告)日：2006-06-07

申请号：CN02142204.4

申请日：2002-08-23

Applicant: 株式会社东芝

Inventor： 和田修

IPC: H03K17/22

CPC classification number: H03K3/35613 ,  G06F1/26 ,  H03K17/223 ,  Y10T307/724

Abstract: 根据不同的第1和第2电源电位分别使内部电路动作的半导体器件，具备：判定上述第1电源电位是否比第1基准电位还高的第1判定电路；判定上述第2电源电位是否比第2基准电位还高的第2判定电路；判定上述第1电源电位是否比上述第2电源电位还高的第3判定电路；当在上述第1到第3判定电路的所有判定电路中判定都被肯定时就向上述内部电路供给上述第1和上述第2电源电位，当上述第1到第3判定电路中至少有一个判定被否定时就输出使上述内部电路进行初始化的信号的电源电压控制电路。

公开(公告)号：CN1402433A

公开(公告)日：2003-03-12

申请号：CN02142204.4

申请日：2002-08-23

Applicant: 株式会社东芝

Inventor： 和田修

IPC: H03K19/00

CPC classification number: H03K3/35613 ,  G06F1/26 ,  H03K17/223 ,  Y10T307/724

Abstract: 根据不同的第1和第2电源电位分别使内部电路动作的半导体器件，具备：判定上述第1电源电位是否比第1基准电位还高的第1判定电路；判定上述第2电源电位是否比第2基准电位还高的第2判定电路；判定上述第1电源电位是否比上述第2电源电位还高的第3判定电路；当在上述第1到第3判定电路的所有判定电路中判定都被肯定时就向上述内部电路供给上述第1和上述第2电源电位，当上述第1到第3判定电路中至少有一个判定被否定时就输出使上述内部电路进行初始化的信号的电源电压控制电路。

公开(公告)号：CN1822234A

公开(公告)日：2006-08-23

申请号：CN200510129684.6

申请日：2005-12-16

Applicant: 株式会社东芝

Inventor： 中野浩明 ,  行川敏正 ,  中山笃 ,  和田修 ,  伊藤洋

IPC: G11C17/08 ,  G11C17/18 ,  G11C16/06 ,  G11C7/00

CPC classification number: G11C17/16 ,  G11C17/18

Abstract: 一种通过破坏存储元件的绝缘膜来将信息编程的非易失性半导体存储器，包括：单元阵列，由多个包括所述存储元件以及与所述存储元件串联的选择开关的存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及，写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压。

公开(公告)号：CN1151549C

公开(公告)日：2004-05-26

申请号：CN98104205.8

申请日：1998-01-08

Applicant: 株式会社东芝

Inventor： 和田修 ,  芳贺亮 ,  矢部友章 ,  宫野信治

IPC: H01L21/768 ,  H01L21/82 ,  H01L23/52

CPC classification number: H01L23/528 ,  H01L27/118 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上，抑制布线电阻的增大，从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元，具备由第(N-2)布线层形成的布线图形，有第(N-1)布线层的第(N-1)层布线图形和第(N-1)层布线接触图形，与第(N-1)层布线图形相同的第N层布线图形和与第(N-1)层布线接触图形相同的第N层布线接触图形。

公开(公告)号：CN1187691A

公开(公告)日：1998-07-15

申请号：CN98104205.8

申请日：1998-01-08

Applicant: 株式会社东芝

Inventor： 和田修 ,  芳贺亮 ,  矢部友章 ,  宫野信治

IPC: H01L21/768 ,  H01L21/82 ,  H01L23/52

CPC classification number: H01L23/528 ,  H01L27/118 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上,抑制布线电阻的增大,从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元,具备由第(N－2)布线层形成的布线图形,有第(N－1)布线层的第(N－1)层布线图形和第(N－1)层布线接触图形,与第(N－1)层布线图形相同的第N层布线图形和与第(N－1)层布线接触图形相同的第N层布线接触图形。