公开(公告)号：CN1428865A

公开(公告)日：2003-07-09

申请号：CN02121782.3

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 行川敏正 ,  宫野信治 ,  铃木淳

IPC: H01L27/10 ,  H01L27/12 ,  G11C11/34

CPC classification number: H01L27/10897 ,  H01L27/0218

Abstract: 半导体衬底具有体区和埋入绝缘膜及空洞区的一方上形成的半导体区。体区包括多个存储单元、读出放大器和列选择门，半导体区包括字线选择电路和列选择电路。

公开(公告)号：CN1120224A

公开(公告)日：1996-04-10

申请号：CN95105153.9

申请日：1995-04-13

Applicant: 株式会社东芝

Inventor： 宫野信治 ,  佐藤胜彦 ,  矢部友章

IPC: G11B15/04

CPC classification number: G11C8/10

Abstract: 在采用通过利用多个行译码器的输出的逻辑和来选择行、对多行同时存取的方式的场合，对于位于存储单元阵列一端的行，也能利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。设置多于存储单元阵列的行地址数的行译码器12以及与行地址数同数量的逻辑电路(13、14)，通过逻辑电路，利用对互不相同的行地址进行译码的多个行译码器的输出的逻辑和，对相应的行的行门进行转换控制。

公开(公告)号：CN1151549C

公开(公告)日：2004-05-26

申请号：CN98104205.8

申请日：1998-01-08

Applicant: 株式会社东芝

Inventor： 和田修 ,  芳贺亮 ,  矢部友章 ,  宫野信治

IPC: H01L21/768 ,  H01L21/82 ,  H01L23/52

CPC classification number: H01L23/528 ,  H01L27/118 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上，抑制布线电阻的增大，从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元，具备由第(N-2)布线层形成的布线图形，有第(N-1)布线层的第(N-1)层布线图形和第(N-1)层布线接触图形，与第(N-1)层布线图形相同的第N层布线图形和与第(N-1)层布线接触图形相同的第N层布线接触图形。

公开(公告)号：CN1438712A

公开(公告)日：2003-08-27

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。

公开(公告)号：CN1041250C

公开(公告)日：1998-12-16

申请号：CN95105153.9

申请日：1995-04-13

Applicant: 株式会社东芝

Inventor： 宫野信治 ,  佐藤胜彦 ,  矢部友章

IPC: G11C7/00

CPC classification number: G11C8/10

Abstract: 在采用通过利用多个行译码器的输出的逻辑和来选择行、对多行同时存取的方式的场合，对于位于存储单元阵列一端的行，也能利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。设置多于存储单元阵列的行地址数的行译码器12以及与行地址数同数量的逻辑电路(13、14)，通过逻辑电路，利用对互不相同的行地址进行译码的多个行译码器的输出的逻辑和，对相应的行的行门进行转换控制。

公开(公告)号：CN1187691A

公开(公告)日：1998-07-15

申请号：CN98104205.8

申请日：1998-01-08

Applicant: 株式会社东芝

Inventor： 和田修 ,  芳贺亮 ,  矢部友章 ,  宫野信治

IPC: H01L21/768 ,  H01L21/82 ,  H01L23/52

CPC classification number: H01L23/528 ,  H01L27/118 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上,抑制布线电阻的增大,从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元,具备由第(N－2)布线层形成的布线图形,有第(N－1)布线层的第(N－1)层布线图形和第(N－1)层布线接触图形,与第(N－1)层布线图形相同的第N层布线图形和与第(N－1)层布线接触图形相同的第N层布线接触图形。

公开(公告)号：CN1274023C

公开(公告)日：2006-09-06

申请号：CN02121782.3

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 行川敏正 ,  宫野信治 ,  铃木淳

IPC: H01L27/10 ,  H01L27/12 ,  G11C11/34

CPC classification number: H01L27/10897 ,  H01L27/0218

Abstract: 半导体衬底具有体区和埋入绝缘膜及空洞区的一方上形成的半导体区。体区包括多个存储单元、读出放大器和列选择门，半导体区包括字线选择电路和列选择电路。

公开(公告)号：CN1225028C

公开(公告)日：2005-10-26

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。