公开(公告)号：CN1201395C

公开(公告)日：2005-05-11

申请号：CN02108725.3

申请日：2002-03-29

Applicant: 株式会社东芝

Inventor： 芳贺亮

IPC: H01L27/00 ,  H01L21/82 ,  G11C7/00 ,  G11C29/00

CPC classification number: H03K3/0315 ,  G06F17/5045 ,  H03K3/70

Abstract: 提供一种半导体集成电路及其设计方法。该半导体集成电路，是多个功能宏电路设置在同一半导体衬底上的半导体集成电路，其特征在于包括：第1功能宏电路，它是为了实现第1功能所需要的第1元件的集合体，且由自动配置设计方法设计；第2功能宏电路，它是为了实现与上述第1功能不同的第2功能所需要的第2元件的集合体，同时设置有为了实现上述第1功能的一部分功能的上述第1元件的集合体的一部分，具有因与上述第2元件不进行信号的收发而不同并且独立于第2元件的集合体地发挥功能的功能块，且由手工方法设计。

公开(公告)号：CN1151549C

公开(公告)日：2004-05-26

申请号：CN98104205.8

申请日：1998-01-08

Applicant: 株式会社东芝

Inventor： 和田修 ,  芳贺亮 ,  矢部友章 ,  宫野信治

IPC: H01L21/768 ,  H01L21/82 ,  H01L23/52

CPC classification number: H01L23/528 ,  H01L27/118 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上，抑制布线电阻的增大，从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元，具备由第(N-2)布线层形成的布线图形，有第(N-1)布线层的第(N-1)层布线图形和第(N-1)层布线接触图形，与第(N-1)层布线图形相同的第N层布线图形和与第(N-1)层布线接触图形相同的第N层布线接触图形。

公开(公告)号：CN1379471A

公开(公告)日：2002-11-13

申请号：CN02108725.3

申请日：2002-03-29

Applicant: 株式会社东芝

Inventor： 芳贺亮

IPC: H01L27/00 ,  H01L21/82

CPC classification number: H03K3/0315 ,  G06F17/5045 ,  H03K3/70

Abstract: 一种半导体装置包含第一至第三半导体电路。第一半导体电路具有第一功能。第二半导体电路具有与上述第一功能不同的第二功能。第三半导体电路设置于第二半导体电路内部,具有第一功能的一部分。此第三半导体电路与第二半导体电路之间不进行信号收发,独立于上述第二半导体电路而动作。

公开(公告)号：CN1187691A

公开(公告)日：1998-07-15

申请号：CN98104205.8

申请日：1998-01-08

Applicant: 株式会社东芝

Inventor： 和田修 ,  芳贺亮 ,  矢部友章 ,  宫野信治

IPC: H01L21/768 ,  H01L21/82 ,  H01L23/52

CPC classification number: H01L23/528 ,  H01L27/118 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上,抑制布线电阻的增大,从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元,具备由第(N－2)布线层形成的布线图形,有第(N－1)布线层的第(N－1)层布线图形和第(N－1)层布线接触图形,与第(N－1)层布线图形相同的第N层布线图形和与第(N－1)层布线接触图形相同的第N层布线接触图形。