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公开(公告)号：CN1151549C
公开(公告)日：2004-05-26
申请号：CN98104205.8
申请日：1998-01-08
Applicant: 株式会社东芝
IPC: H01L21/768 , H01L21/82 , H01L23/52
CPC classification number: H01L23/528 , H01L27/118 , H01L2924/0002 , Y10S257/903 , H01L2924/00
Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上，抑制布线电阻的增大，从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元，具备由第(N-2)布线层形成的布线图形，有第(N-1)布线层的第(N-1)层布线图形和第(N-1)层布线接触图形，与第(N-1)层布线图形相同的第N层布线图形和与第(N-1)层布线接触图形相同的第N层布线接触图形。
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公开(公告)号：CN1380696A
公开(公告)日：2002-11-20
申请号：CN02121795.5
申请日：2002-04-11
Applicant: 株式会社东芝
Inventor： 矢部友章
IPC: H01L27/00
Abstract: 一种半导体集成电路,可补偿各芯片的工艺误差,降低栅极泄露电流。其中具有电源降压电路及MOS回路组。电源降压回路供给电源电压,根据显示为运行时还是待机时的待机控制信号进行控制,当待机控制信号显示为运行时,向内部电源线输出比电源电压低的第1内部电源电压,当待机控制信号显示为待机时,向内部电源线输出比该第1内部电源电压还低的第2内部电源电压。MOS电路组含有供给第1内部电源电压或第2内部电源电压并运行的一个或多个MOS晶体管。
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公开(公告)号：CN1120224A
公开(公告)日：1996-04-10
申请号：CN95105153.9
申请日：1995-04-13
Applicant: 株式会社东芝
IPC: G11B15/04
CPC classification number: G11C8/10
Abstract: 在采用通过利用多个行译码器的输出的逻辑和来选择行、对多行同时存取的方式的场合，对于位于存储单元阵列一端的行，也能利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。设置多于存储单元阵列的行地址数的行译码器12以及与行地址数同数量的逻辑电路(13、14)，通过逻辑电路，利用对互不相同的行地址进行译码的多个行译码器的输出的逻辑和，对相应的行的行门进行转换控制。
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公开(公告)号：CN1655355A
公开(公告)日：2005-08-17
申请号：CN200510007882.5
申请日：2002-04-11
Applicant: 株式会社东芝
Inventor： 矢部友章
Abstract: 一种半导体集成电路，可补偿各芯片的工艺误差，降低栅极泄露电流。其中具有电源降压电路及MOS回路组。电源降压回路供给电源电压，根据显示为运行时还是待机时的待机控制信号进行控制，当待机控制信号显示为运行时，向内部电源线输出比电源电压低的第1内部电源电压，当待机控制信号显示为待机时，向内部电源线输出比该第1内部电源电压还低的第2内部电源电压。MOS电路组含有供给第1内部电源电压或第2内部电源电压并运行的一个或多个MOS晶体管。
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公开(公告)号：CN1196196C
公开(公告)日：2005-04-06
申请号：CN02121795.5
申请日：2002-04-11
Applicant: 株式会社东芝
Inventor： 矢部友章
IPC: H01L27/00
Abstract: 一种半导体集成电路，可补偿各芯片的工艺误差，降低栅极泄露电流。其中具有电源阵压电路及MOS回路组。电源阵压回路供给电源电压，根据显示为运行时还是待机时的待机控制信号进行控制，当待机控制信号显示为运行时，向内部电源线输出比电源电压低的第1内部电源电压，当待机控制信号显示为待机时，向内部电源线输出比该第1内部电源电压还低的第2内部电源电压。MOS电路组含有供给第1内部电源电压或第2内部电源电压并运行的一个或多个MOS晶体管。
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Patent Agency Ranking
公开(公告)号：CN100378996C
公开(公告)日：2008-04-02
申请号：CN200510007882.5
申请日：2002-04-11
Applicant: 株式会社东芝
Inventor： 矢部友章
Abstract: 一种半导体集成电路，可补偿各芯片的工艺误差，降低栅极泄漏电流。其中具有电源降压电路及MOS回路组。电源降压回路供给电源电压，根据显示为运行时还是待机时的待机控制信号进行控制，当待机控制信号显示为运行时，向内部电源线输出比电源电压低的第1内部电源电压，当待机控制信号显示为待机时，向内部电源线输出比该第1内部电源电压还低的第2内部电源电压。MOS电路组含有供给第1内部电源电压或第2内部电源电压并运行的一个或多个MOS晶体管。
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公开(公告)号：CN1196194C
公开(公告)日：2005-04-06
申请号：CN02100948.1
申请日：2002-01-09
Applicant: 株式会社东芝
CPC classification number: H01L27/0255 , H01L27/0814
Abstract: 一种静电破坏保护电路，包括：由被偏置为基准电位的第1导电类型的衬底、在上述衬底的表面部分上形成的第2导电类型的阱区、在上述阱区的表面部分上形成的第1导电类型的第1扩散区以及形成在上述阱区中的第2导电类型的第2扩散区构成的多个二极管，上述第1扩散区和上述第2扩散区在上述多个二极管之间相互连接，以及上述多个二极管具有2种以上的尺寸，且被构成为彼此进行级联连接。
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公开(公告)号：CN1366339A
公开(公告)日：2002-08-28
申请号：CN02100948.1
申请日：2002-01-09
Applicant: 株式会社东芝
CPC classification number: H01L27/0255 , H01L27/0814
Abstract: 一种半导体器件,包括:由被偏置为基准电位的第1导电类型的衬底、在上述衬底的表面上形成的第2导电类型的阱区、在上述阱区的表面部分上形成的第1导电类型的第1扩散区构成的多个二极管,上述多个二极管具有2种以上的尺寸且被构成为彼此进行级联连接。
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公开(公告)号：CN1041250C
公开(公告)日：1998-12-16
申请号：CN95105153.9
申请日：1995-04-13
Applicant: 株式会社东芝
IPC: G11C7/00
CPC classification number: G11C8/10
Abstract: 在采用通过利用多个行译码器的输出的逻辑和来选择行、对多行同时存取的方式的场合，对于位于存储单元阵列一端的行，也能利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。设置多于存储单元阵列的行地址数的行译码器12以及与行地址数同数量的逻辑电路(13、14)，通过逻辑电路，利用对互不相同的行地址进行译码的多个行译码器的输出的逻辑和，对相应的行的行门进行转换控制。
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公开(公告)号：CN1187691A
公开(公告)日：1998-07-15
申请号：CN98104205.8
申请日：1998-01-08
Applicant: 株式会社东芝
IPC: H01L21/768 , H01L21/82 , H01L23/52
CPC classification number: H01L23/528 , H01L27/118 , H01L2924/0002 , Y10S257/903 , H01L2924/00
Abstract: 把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上,抑制布线电阻的增大,从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元,具备由第(N－2)布线层形成的布线图形,有第(N－1)布线层的第(N－1)层布线图形和第(N－1)层布线接触图形,与第(N－1)层布线图形相同的第N层布线图形和与第(N－1)层布线接触图形相同的第N层布线接触图形。
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