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公开(公告)号：CN1197084C
公开(公告)日：2005-04-13
申请号：CN01143918.1
申请日：2001-12-26
Applicant: 株式会社东芝
Inventor： 伊藤洋
CPC classification number: G11C11/16 , G11C7/065 , G11C11/1655 , G11C11/1673
Abstract: 偏置电压发生电路(21)具有由磁阻元件(Rref)和MOS晶体管(QN3)构成的串联电路。将串联电路内的磁阻元件(Rref)的MR比设定为存储单元内的磁阻元件的MR比的一半。调整电阻(r)具有位线的布线电阻的一半的电阻值。偏置电压发生电路(21)对读出电流源供给偏置电压(Vbias)。如果在偏置电压发生电路(21)中流过恒定电流，则读出电流源对位线供给与该恒定电流相等的读出电流。
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公开(公告)号：CN100524525C
公开(公告)日：2009-08-05
申请号：CN200510065053.2
申请日：2005-04-05
Applicant: 株式会社东芝
IPC: G11C16/06 , G11C7/00 , H01L27/115
Abstract: 半导体集成电路器件具有存储元件、状态检测电路和控制电路。通过以电的方式使元件特性不可逆变化，将信息编程在所述存储元件上。将所述状态检测电路以区别于未变化状态的方式检测受到不可逆变化所述存储元件的状态。所述控制电路结构上则做成使所述状态检测电路的检测能力变化。
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公开(公告)号：CN1822234A
公开(公告)日：2006-08-23
申请号：CN200510129684.6
申请日：2005-12-16
Applicant: 株式会社东芝
Abstract: 一种通过破坏存储元件的绝缘膜来将信息编程的非易失性半导体存储器，包括：单元阵列，由多个包括所述存储元件以及与所述存储元件串联的选择开关的存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及，写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压。
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公开(公告)号：CN1206656C
公开(公告)日：2005-06-15
申请号：CN01144021.X
申请日：2001-12-25
Applicant: 株式会社东芝
Inventor： 伊藤洋
CPC classification number: G11C11/15
Abstract: MRAM中，在写入动作时，在线路上流动具有高电流密度的电流。对位于写入字线(WWL0)和位线(BL0)的交点上的存储单元进行写入时，流动从WWL驱动器(13)朝向降压变换器(20)的电流。之后，在写入字线(WWL0)上流动与写入动作时的电流方向相反方向的电流，即，流动从降压变换器(20)朝向WWL驱动器(13)的电流。对于位线(BL0、BL1)也同样，例如，在写入动作后，流动与在写入动作时在位线(BL0、BL1)上流动的电流方向相反方向的电流。
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Patent Agency Ranking
公开(公告)号：CN1362709A
公开(公告)日：2002-08-07
申请号：CN01143918.1
申请日：2001-12-26
Applicant: 株式会社东芝
Inventor： 伊藤洋
CPC classification number: G11C11/16 , G11C7/065 , G11C11/1655 , G11C11/1673
Abstract: 偏置电压发生电路(21)具有由磁阻元件(Rref)和MOS晶体管(QN3)构成的串联电路。将串联电路内的磁阻元件(Rref)的MR比设定为存储单元内的磁阻元件的MR比的一半。调整电阻(r)具有位线的布线电阻的一半的电阻值。偏置电压发生电路(21)对读出电流源供给偏置电压(Vbias)。如果在偏置电压发生电路(21)中流过恒定电流,则读出电流源对位线供给与该恒定电流相等的读出电流。
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公开(公告)号：CN1361535A
公开(公告)日：2002-07-31
申请号：CN01144021.X
申请日：2001-12-25
Applicant: 株式会社东芝
Inventor： 伊藤洋
CPC classification number: G11C11/15
Abstract: MRAM中,在写入动作时,在线路上流动具有高电流密度的电流。对位于写入字线(WWL0)和位线(BL0)的交点上的存储单元进行写入时,流动从WWL驱动器(13)朝向降压变换器(20)的电流。之后,在写入字线(WWL0)上流动与写入动作时的电流方向相反方向的电流,即,流动从降压变换器(20)朝向WWL驱动器(13)的电流。对于位线(BL0、BL1)也同样,例如,在写入动作后,流动与在写入动作时在位线(BL0、BL1)上流动的电流方向相反方向的电流。
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公开(公告)号：CN1681045A
公开(公告)日：2005-10-12
申请号：CN200510065053.2
申请日：2005-04-05
Applicant: 株式会社东芝
IPC: G11C16/06 , G11C7/00 , H01L27/115
Abstract: 半导体集成电路器件具有存储元件、状态检测电路和控制电路。通过以电的方式使元件特性不可逆变化，将信息编程在所述存储元件上。将所述状态检测电路以区别于未变化状态的方式检测受到不可逆变化所述存储元件的状态。所述控制电路结构上则做成使所述状态检测电路的检测能力变化。
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公开(公告)号：CN1363955A
公开(公告)日：2002-08-14
申请号：CN01143959.9
申请日：2001-12-27
Applicant: 株式会社东芝
Abstract: 与本发明的一个实施形态有关的半导体存储装置具备在第1方向上延伸的多条第1配线,与上述第1配线连接的多个存储元件,在与上述第1方向不同的第2方向上延伸的,夹着上述存储元件那样地位于上述第1配线的相反一侧上,与上述存储元件隔开地配置的多条第2配线,和分别与邻接的上述第2配线连接的第1晶体管或第1二极管。
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公开(公告)号：CN1244154C
公开(公告)日：2006-03-01
申请号：CN01143959.9
申请日：2001-12-27
Applicant: 株式会社东芝
Abstract: 与本发明的一个实施形态有关的半导体存储装置具备在第1方向上延伸的多条第1配线，与上述第1配线连接的多个存储元件，在与上述第1方向不同的第2方向上延伸的，夹着上述存储元件那样地位于上述第1配线的相反一侧上，与上述存储元件隔开地配置的多条第2配线，和分别与邻接的上述第2配线连接的第1晶体管或第1二极管。
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