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公开(公告)号：CN119153490A
公开(公告)日：2024-12-17
申请号：CN202310715648.6
申请日：2023-06-15
Applicant: 无锡华润上华科技有限公司
IPC: H01L29/06 , H01L29/872 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种肖特基二极管，包括：阱区，具有第一导电类型；体区，设于所述阱区的上部，具有第二导电类型；所述体区被沟槽贯穿，所述沟槽的底部延伸至所述阱区中；第一钴硅化物层，形成于所述沟槽的底面和内壁，所述第一钴硅化物层与所述阱区形成肖特基接触；其中，所述阱区作为所述肖特基二极管的阴极，与所述阱区直接接触的所述第一钴硅化物层作为所述肖特基二极管的阳极，所述第一导电类型和第二导电类型为相反的导电类型。本发明利用沟槽的底面和内壁，使第一钴硅化物层与阱区形成U型的结构的肖特基接触，可以凭借较小的平面面积获得较大的肖特基接触面积，并且由于肖特基接触为钴硅化物所形成，因此有较强的过电流能力。
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公开(公告)号：CN118472028A
公开(公告)日：2024-08-09
申请号：CN202310079802.5
申请日：2023-02-07
Applicant: 无锡华润上华科技有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明涉及一种具有隔离结构的半导体器件，包括：衬底，具有第二导电类型；第一导电埋层，具有第一导电类型，位于所述衬底中；所述第一导电类型和第二导电类型为相反的导电类型；第一极掺杂区，具有第一导电类型，位于所述第一导电埋层的上方；第二极掺杂区，具有第一导电类型，位于所述第一导电埋层的上方、所述第一极掺杂区的两侧；隔离结构，包括位于隔离槽侧壁的绝缘层，所述隔离槽从所述第二极掺杂区向下延伸至所述第一导电埋层，所述隔离槽中还设有与所述第一导电埋层电性连接的导电结构。本发明在第二极掺杂区的位置设置向下延伸至第一导电埋层的隔离槽，复用了第二极掺杂区的芯片区域，因此芯片的面积利用率较高。
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公开(公告)号：CN118039553A
公开(公告)日：2024-05-14
申请号：CN202211424689.1
申请日：2022-11-14
Applicant: 无锡华润上华科技有限公司
IPC: H01L21/762 , H01L23/60
Abstract: 本发明涉及一种沟槽隔离结构及其制造方法、半导体结构，所述沟槽隔离结构的底部位于衬底中，所述沟槽隔离结构包括：设于沟槽内的绝缘材质，以及从所述沟槽的顶部延伸至底部的导电结构；其中，所述导电结构的底部与所述衬底电性连接，所述导电结构用于在工作时接地或连接低于阴极的电位。本发明设有从沟槽的顶部延伸至底部的导电结构，导电结构的底部电连接衬底、顶部引出接地，因此通过该导电结构可以收集空穴电流，阻止电流流向衬底，从而进一步加强沟槽隔离结构的电学隔离效果。
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公开(公告)号：CN118610251A
公开(公告)日：2024-09-06
申请号：CN202310206413.4
申请日：2023-03-06
Applicant: 无锡华润上华科技有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本申请涉及一种金属氧化物半导体器件及其制备方法，该金属氧化物半导体器件包括衬底；外延层，设于衬底的一侧；第一体区和漂移区，沿第一方向邻接排布于外延层内；源区，设于第一体区内；漏区，设于漂移区内；漏区与源区沿第一方向间隔排布；栅极，设于外延层背离衬底的一侧，且位于源区和漏区之间；肖特基二极管，设于外延层内，且与源区并联。这样，当寄生体二极管续流时，与PN结源极相并联的肖特基二极管源极也会续流，而由于肖特基二极管的开启电压远低于PN结的开启电压，因此寄生漏电流被率先开启的肖特基二极管抽走，从而改善了体二极管开启后导致的寄生效应，提高了器件的ESD自保护能力，改善了器件的SOA性能。
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Patent Agency Ranking
公开(公告)号：CN119521723A
公开(公告)日：2025-02-25
申请号：CN202311040161.9
申请日：2023-08-17
Applicant: 无锡华润上华科技有限公司
Abstract: 本申请涉及一种横向扩散金属氧化物半导体器件及其制备方法。该横向扩散金属氧化物半导体器件包括：衬底；第一掺杂区，设于衬底内；第二掺杂区，设于衬底内，且位于第一掺杂区靠近衬底的表面的一侧；第一沟槽，设于衬底内，且从衬底的表面开口并延伸至第一掺杂区，以暴露部分第一掺杂区；漏区，设于暴露的部分第一掺杂区内；源区，设于衬底内；栅极，设于源区远离漏区的一侧；阱区，设于衬底内；阱区从衬底的表面朝第一掺杂区延伸，且与第二掺杂区邻接；阱区位于栅极与漏区之间。本申请实施例在提升器件耐压的同时能够降低Cgd电容，从而降低对FOM值的不利影响。
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公开(公告)号：CN119317173A
公开(公告)日：2025-01-14
申请号：CN202310841076.6
申请日：2023-07-10
Applicant: 无锡华润上华科技有限公司
Abstract: 本申请涉及一种半导体器件及其制备方法。该半导体器件的制备方法包括：提供衬底，所述衬底包括高压器件区和低压器件区；于所述衬底上形成第一栅极和第二栅极，所述第一栅极位于所述高压器件区，所述第二栅极位于所述低压器件区；于所述第一栅极的侧壁形成第一侧墙层；于所述第一侧墙层的侧壁以及所述第二栅极的侧壁分别形成第二侧墙层。如此，可以使高压器件的侧墙结构的厚度大于低压器件的侧墙结构的厚度，有利于低压器件提升电流，高压器件提升耐压，从而提升半导体器件的性能。
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公开(公告)号：CN118507506A
公开(公告)日：2024-08-16
申请号：CN202310119587.7
申请日：2023-02-15
Applicant: 无锡华润上华科技有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种半导体器件及其制造方法，所述半导体器件包括：衬底；第一导电类型埋层，位于衬底中；器件主体部，位于第一导电类型埋层的上方；体引出结构，包括位于第一导电类型埋层上方、器件主体部的外侧的低阻结构，低阻结构为向下延伸的竖向结构，低阻结构包括金属和/或合金材料。本发明在bulk端设置金属结构作为低阻结构，使得空穴电流能够快速地从bulk端被吸收走，因此能减小漏电。且可以在低阻结构外壁形成一层第二导电类型的加浓区，使得电阻减小，电流路径缩短，空穴电流快速从bulk端被收走。进一步地，Iso端连接至高浓度的第一导电类型埋层，不仅形成横向的介质隔离，并且使底部埋层电势分布更均匀，减少了电流纵向的漏电。
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公开(公告)号：CN116417499A
公开(公告)日：2023-07-11
申请号：CN202111674077.3
申请日：2021-12-31
Applicant: 无锡华润上华科技有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种半导体器件及其制备方法，通过在半导体器件的第一阱区之间插入第二阱区以提高器件的击穿电压，同时设置第二阱区上表面在器件导电沟道宽度方向上的尺寸小于其下表面在器件导电沟道宽度方向上的尺寸，以增大邻接的第一阱区上表面在器件导电沟道宽度方向上的尺寸，即增大器件导通时电流在漂移区上表面流经时的路径宽度，减小器件的导通电阻。最终实现在提升器件的击穿电压的同时有效减小器件的导通电阻。
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公开(公告)号：CN119008664A
公开(公告)日：2024-11-22
申请号：CN202310575125.6
申请日：2023-05-18
Applicant: 无锡华润上华科技有限公司
IPC: H01L29/08 , H01L29/423 , H01L29/417 , H01L29/78 , H01L21/336
Abstract: 本申请涉及一种横向扩散金属氧化物半导体器件及其制备方法。该横向扩散金属氧化物半导体器件包括：衬底；第一掺杂区，设于衬底内；第二掺杂区，设于衬底内；沟槽，设于衬底内，且从第二掺杂区的表面开口并延伸至第一掺杂区，以暴露部分第一掺杂区；漏区，设于暴露的部分第一掺杂区内；源区，设于第二掺杂区内；栅极，设于衬底上，源区位于漏区和栅极之间。本申请通过将漏区(漏端)设置在沟槽底部的第一掺杂区内，以及将器件端口布局成Drain/Source/Gate的结构，这样，源区(源端)的结构可以屏蔽漏区(漏端)与栅极之间的Cgd电容，从而有效降低漏区(漏端)与栅极之间的Cgd电容，提升器件的工作频率。
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