公开(公告)号：CN113892189B

公开(公告)日：2025-04-18

申请号：CN202080039260.3

申请日：2020-05-26

Applicant: 富士电机株式会社 ,  三菱电机株式会社

Inventor： 俵武志 ,  水岛智教 ,  松永慎一郎 ,  竹中研介 ,  武井学 ,  土田秀一 ,  村田晃一 ,  小山皓洋 ,  中山浩二 ,  染谷满 ,  米泽喜幸 ,  木内祐治

IPC: H10D30/63 ,  H10D30/01 ,  H10D12/00 ,  H10D12/01 ,  H10D18/00 ,  H10D62/10 ,  H10D62/80 ,  H10D8/00 ,  H10D8/50

Abstract: 碳化硅半导体装置(60)具有有源区(51)和配置于上述有源区(51)的外侧的终端结构部(53)。碳化硅半导体装置(60)具备第二导电型的半导体基板(1)、第二导电型的第一半导体层(2)、第一导电型的第二半导体层(4)、第二导电型的第一半导体区(6)、第一导电型的第二半导体区(7)、栅绝缘膜(9)、栅电极(10)、第一电极(11)和第二电极(12)。第二半导体层(4)的位于终端结构部(53)的端部(T)在通电时的电子密度或空穴的密度中的更小的一方的密度为1×1015/cm3以下。

公开(公告)号：CN117199110A

公开(公告)日：2023-12-08

申请号：CN202310437374.9

申请日：2023-04-21

Applicant: 富士电机株式会社

Inventor： 水岛智教 ,  内藤达也

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L27/07

Abstract: 本发明提供一种半导体装置，所述半导体装置的所述晶体管部具有：第一晶体管区，其设置有所述发射区、所述接触区和所述第一基区；第二晶体管区，其设置有所述发射区和所述接触区，并设置于所述第一晶体管区与所述二极管部之间；以及边界区，其包括所述第二基区，并设置于所述第二晶体管区与所述二极管部之间，在所述半导体基板的正面，所述第二晶体管区中的所述接触区的面积比所述第一晶体管区中的所述接触区的面积小。

公开(公告)号：CN113892189A

公开(公告)日：2022-01-04

申请号：CN202080039260.3

申请日：2020-05-26

Applicant: 富士电机株式会社 ,  三菱电机株式会社

Inventor： 俵武志 ,  水岛智教 ,  松永慎一郎 ,  竹中研介 ,  武井学 ,  土田秀一 ,  村田晃一 ,  小山皓洋 ,  中山浩二 ,  染谷满 ,  米泽喜幸 ,  木内祐治

IPC: H01L29/78 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/74 ,  H01L29/861 ,  H01L29/868

Abstract: 碳化硅半导体装置(60)具有有源区(51)和配置于上述有源区(51)的外侧的终端结构部(52)。碳化硅半导体装置(60)具备第二导电型的半导体基板(1)、第二导电型的第一半导体层(2)、第一导电型的第二半导体层(4)、第二导电型的第一半导体区(6)、第一导电型的第二半导体区(7)、栅绝缘膜(9)、栅电极(10)、第一电极(11)和第二电极(12)。第二半导体层(4)的位于终端结构部(52)的端部(T)在通电时的电子密度或空穴的密度中的更小的一方的密度为1×1015/cm3以下。

公开(公告)号：CN103890920B

公开(公告)日：2017-05-31

申请号：CN201280050659.7

申请日：2012-11-15

Applicant: 富士电机株式会社

Inventor： 水岛智教 ,  小林勇介

IPC: H01L21/329 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L21/265 ,  H01L21/263 ,  H01L21/26506 ,  H01L21/324 ,  H01L22/12 ,  H01L22/30 ,  H01L29/0619 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/36 ,  H01L29/66128 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/8611

Abstract: 本发明的半导体装置具备施主层(3)，施主层(3)通过对利用质子照射形成的结晶缺陷进行热处理而形成在n‑型半导体基板(1)的n型漂移层(2)。施主层(3)具有由杂质浓度为极大的部位、以及从该杂质浓度为所述极大的部位朝向n型漂移层(2)的两主面侧下降到与n型漂移层(2)相同的杂质浓度为止的浓度梯度部位构成的杂质浓度分布。n型漂移层(2)内形成的结晶缺陷主要是由空孔、氧以及氢引起的复合结晶缺陷。通过将上述施主层(3)设置在n型漂移层(2)，从而即使在为了提高施主层(3)的杂质浓度而提高利用质子照射形成的结晶缺陷密度的情况下，扔能抑制导通电压的上升以及漏电流的增加。

公开(公告)号：CN103890920A

公开(公告)日：2014-06-25

申请号：CN201280050659.7

申请日：2012-11-15

Applicant: 富士电机株式会社

Inventor： 水岛智教 ,  小林勇介

IPC: H01L21/329 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868

CPC classification number: H01L21/265 ,  H01L21/263 ,  H01L21/26506 ,  H01L21/324 ,  H01L22/12 ,  H01L22/30 ,  H01L29/0619 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/36 ,  H01L29/66128 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/8611

Abstract: 本发明的半导体装置具备施主层(3)，施主层(3)通过对利用质子照射形成的结晶缺陷进行热处理而形成在n-型半导体基板(1)的n型漂移层(2)。施主层(3)具有由杂质浓度为极大的部位、以及从该杂质浓度为所述极大的部位朝向n型漂移层(2)的两主面侧下降到与n型漂移层(2)相同的杂质浓度为止的浓度梯度部位构成的杂质浓度分布。n型漂移层(2)内形成的结晶缺陷主要是由空孔、氧以及氢引起的复合结晶缺陷。通过将上述施主层(3)设置在n型漂移层(2)，从而即使在为了提高施主层(3)的杂质浓度而提高利用质子照射形成的结晶缺陷密度的情况下，扔能抑制导通电压的上升以及漏电流的增加。