公开(公告)号：CN113206061B

公开(公告)日：2025-03-25

申请号：CN202110399545.4

申请日：2021-04-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 薛琇文 ,  陈启平 ,  黄柏翔 ,  曾雅晴

IPC: H01L23/528 ,  H01L21/768

Abstract: 本发明涉及一种集成芯片。该集成芯片包括设置在衬底上方的层间介电(ILD)结构内的第一互连件。势垒层沿着所述ILD结构的侧壁设置。该势垒层具有在所述第一互连件上方限定开口的侧壁。第二互连件设置在该势垒层上。所述第二互连件延伸穿过该势垒层中的开口且至第一互连件。本申请的实施例还涉及形成集成芯片的方法。

公开(公告)号：CN113284876B

公开(公告)日：2024-12-20

申请号：CN202110184546.7

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李回 ,  黄柏翔 ,  黄文社 ,  王仁宏 ,  宋述仁 ,  纪志坚 ,  李佩璇

IPC: H01L23/528 ,  H01L23/532 ,  H01L21/768

Abstract: 本文公开了沿接触蚀刻停止层(CESL)和互连件之间的界面表现出减少的铜空位累积的互连结构以及制造方法。方法包括：在介电层中形成铜互连件；以及在铜互连件和介电层上方沉积金属氮化物CESL。金属氮化物CESL和铜互连件之间的界面具有第一表面氮浓度、第一氮浓度和/或第一数量的氮‑氮结合。实施氮等离子体处理以修改金属氮化物CESL和铜互连件之间的界面。氮等离子体处理将第一表面氮浓度增大至第二表面氮浓度，将第一氮浓度增大至第二氮浓度和/或将第一数量的氮‑氮结合增大至第二数量的氮‑氮结合，它们的每个可以最小化界面处铜空位的累积。

公开(公告)号：CN115064483A

公开(公告)日：2022-09-16

申请号：CN202210500025.2

申请日：2022-05-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 詹予欣 ,  吴采伶 ,  陈昶文 ,  黄柏翔 ,  陈育裕 ,  黄冠维 ,  李志鸿 ,  邱显杰 ,  张庭魁

IPC: H01L21/768

Abstract: 在一示例面向，本公开是关于一种半导体装置的形成方法。此方法包括接收在半导体基板上方具有导电部件的工作件，在导电部件上方形成牺牲材料层，去除牺牲材料层的第一部分以形成导线沟槽，并且露出在导线沟槽之一中的导电部件的顶表面；在导线沟槽中形成导线部件，去除牺牲材料层的第二部分以形成导线部件之间的间隙，以及在间隙中形成介电部件，介电部件包围气隙。

公开(公告)号：CN112563240A

公开(公告)日：2021-03-26

申请号：CN202011026433.6

申请日：2020-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 傅安教 ,  黄柏翔 ,  徐玮泽 ,  薛琇文 ,  张盟昇

IPC: H01L23/525 ,  H01L21/768

Abstract: 本公开提供一种半导体结构。其包括一第一薄层、第二薄层及第三薄层，第一薄层包含第一介电层以及多个第一金属特征，其中第一金属特征包括第一区域中的第一组第一金属特征以及第二区域中的第二组第一金属特征，第一组第一金属特征具有第一图案密度，而第二组第一金属特征具有大于第一图案密度的第二图案密度。上述半导体结构还包括一第二薄层，被设置于第一薄层上，第二薄层包括接触第一组第一金属特征的多个第一通孔。上述半导体结构还包括一第三薄层，被设置于第二薄层上，第三薄层包括一熔丝元件，其中上述熔丝元件具有在第一区域中的第一厚度，第一厚度小于上述熔丝元件在第二区域中的第二厚度。

公开(公告)号：CN115332158A

公开(公告)日：2022-11-11

申请号：CN202210677593.X

申请日：2022-06-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴采伶 ,  薛琇文 ,  陈启平 ,  黄柏翔 ,  林其锋 ,  杨能杰

IPC: H01L21/768

Abstract: 本公开提供了一种形成内连线结构的方法。方法包括形成金属层在基板上方，金属层包括第一金属；形成盖层在金属层上；图案化盖层及金属层，从而形成沟槽在金属层中；沉积第一介电层在沟槽中；移除盖层，使第一介电层突出于金属层的顶表面；沉积第二介电层在第一介电层及金属层上方；形成开口在第二介电层中，从而部分地露出金属层的顶表面；及形成导电部件在开口中并与金属层电性耦合，导电部件包含第二金属。

公开(公告)号：CN113206061A

公开(公告)日：2021-08-03

申请号：CN202110399545.4

申请日：2021-04-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 薛琇文 ,  陈启平 ,  黄柏翔 ,  曾雅晴

IPC: H01L23/528 ,  H01L21/768

Abstract: 本发明涉及一种集成芯片。该集成芯片包括设置在衬底上方的层间介电(ILD)结构内的第一互连件。势垒层沿着所述ILD结构的侧壁设置。该势垒层具有在所述第一互连件上方限定开口的侧壁。第二互连件设置在该势垒层上。所述第二互连件延伸穿过该势垒层中的开口且至第一互连件。本申请的实施例还涉及形成集成芯片的方法。

公开(公告)号：CN119400758A

公开(公告)日：2025-02-07

申请号：CN202411410722.4

申请日：2024-10-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张文苓 ,  涂文琼 ,  黄镇球 ,  薛琇文 ,  沈香谷 ,  陈殿豪 ,  黄柏翔 ,  胡柯荣 ,  林政男

IPC: H01L23/31 ,  H01L23/29 ,  H01L25/065 ,  H01L25/18 ,  H10B80/00 ,  H01L21/56 ,  H01L21/50

Abstract: 本公开提供了一种集成电路(IC)结构，其包括：衬底，具有电路区和芯片角部区；IC器件，形成在电路区内的衬底上；钝化层，形成在IC器件上方；以及聚酰亚胺层，形成在钝化层上方，其中，钝化层和聚酰亚胺层包括形成在芯片角部区中的应力释放图案。本公开的实施例还提供了制造集成电路结构的方法。

公开(公告)号：CN115050692A

公开(公告)日：2022-09-13

申请号：CN202210091570.0

申请日：2022-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈郁翔 ,  黄柏翔 ,  黄文社 ,  蔡行乐 ,  黄家恩

IPC: H01L21/768 ,  H01L27/112

Abstract: 提供了半导体结构及其制造方法。一种根据本发明的半导体结构包括晶体管和设置在该晶体管上方的互连结构。该互连结构包括：第一介电层；第一导电部件，位于第一介电层中；第一蚀刻停止层(ESL)，设置在第一介电层和第一导电部件上方；介电部件，设置在第一ESL中；电极，设置在介电部件上方；以及第二ESL，设置在第一ESL和电极上。

公开(公告)号：CN114883260A

公开(公告)日：2022-08-09

申请号：CN202210113447.4

申请日：2022-01-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴采伶 ,  薛琇文 ,  王伟任 ,  黄柏翔 ,  陈启平 ,  王仁宏

IPC: H01L21/8234

Abstract: 在实施例中，半导体装置的制造方法包括在第一金属间介电层中形成第一导电特征；在第一导电特征上沉积阻挡层且阻挡层物理接触第一导电特征；在第一金属间介电层上沉积第一介电层且第一介电层与第一金属间介电层物理接触；在第一介电层上沉积第二介电层且第二介电层与第一介电层物理接触；移除阻挡层；在任何物理接触第一导电特征和第二介电层的上方位置沉积蚀刻停止层；在蚀刻停止层上方形成第二金属间介电层；在第二金属间介电层和蚀刻停止层中蚀刻开口以显露第一导电特征；以及在开口中形成第二导电特征。

公开(公告)号：CN113113387B

公开(公告)日：2024-06-11

申请号：CN202110275480.2

申请日：2021-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 薛琇文 ,  杨景峰 ,  陈启平 ,  黄柏翔 ,  陈昶文 ,  吴采伶

IPC: H01L23/538 ,  H01L21/768

Abstract: 本发明的各个实施例涉及集成电路(IC)，其中空腔分离互连结构的导线。例如，导电部件覆盖衬底，并且金属间介电(IMD)层覆盖导电部件。第一导线和第二导线在IMD层中相邻并且分别具有彼此面对的第一侧壁和第二侧壁，同时被IMD层彼此分离。此外，第一导线覆盖导电部件并与该导电部件相接。第一空腔和第二空腔进一步将第一侧壁和第二侧壁彼此分离。第一空腔分离第一侧壁与IMD层，并且第二空腔分离第二侧壁与IMD层。空腔减小了第一导线与第二导线之间的寄生电容，因此减小了导致IC性能下降的电阻电容(RC)延迟。本申请的实施例还涉及形成集成电路的方法。