-
公开(公告)号：CN118782120A
公开(公告)日：2024-10-15
申请号：CN202310396391.2
申请日：2023-04-04
Applicant: 华为技术有限公司 , 中国科学院上海微系统与信息技术研究所
Abstract: 本申请提供了一种存储器编程方法和装置，该方法包括：对每个待编程的寻址单元进行预编程得到一个编程值，编程值为电导值或电阻值；若根据读操作，确定一个待编程的寻址单元当前的编程值不在对应的目标区间的范围内，则利用逐级迭代的第一电脉冲进行补偿编程，更新当前的编程值，其中，目标区间根据各待编程的寻址单元待编程到的电阻值、电导值或目标态中的一种确定，当前的编程值包括通过预编程得到的编程值，或，通过逐级迭代更新的编程值；若根据读操作，确定一个待编程的寻址单元当前的编程值在对应的目标区间的范围内，或，确定逐级迭代的次数达到预设上限，则完成编程。能够提高存储器编程的速度，降低功耗。
-
公开(公告)号：CN119947123A
公开(公告)日：2025-05-06
申请号：CN202411964014.5
申请日：2024-12-30
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种限制型存储单元的制备方法，通过对用现有工艺制程制备的传统T型结构存储单元进行刻蚀‑填充介质层‑刻蚀‑填充介质层‑填充顶电极得到，刻蚀方法包括相邻刻蚀或同向刻蚀。本发明的制备方法可制备出单元面积更小、成本和功耗更低的存储单元。
-
公开(公告)号：CN115564033A
公开(公告)日：2023-01-03
申请号：CN202211144355.9
申请日：2022-09-20
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种基于阻变存储器的卷积计算电路及计算方法，其中，计算电路包括：存算阵列、数模转换器、模数转换器、字/位线译码器和控制器；存算阵列在位线方向上与数模转换器连接，在字线方向上与模数转换器连接；数模转换器的输入为卷积输入数字信号，输出连接到存算阵列；模数转换器的输入连接到存算阵列，输出为卷积输出数字信号；字/位线译码器的输出连接到存算阵列，用于选择部分或全部所述存算阵列；控制器的输出分别连接到存算阵列、数模转换器和模数转换器，用于产生实现卷积计算的控制信号。本发明能够使卷积计算的效率得到大幅提升。
-
公开(公告)号：CN110794673B
公开(公告)日：2021-06-22
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
-
公开(公告)号：CN110619907B
公开(公告)日：2021-06-04
申请号：CN201910806010.7
申请日：2019-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请实施例涉及神经网络领域。采用本发明提供的突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和第三开关管；第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；第一存储器的第二端与第二存储器的第一端连接；第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。基于本申请实施例，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器，在数据存储时可以减少存储器间的交叉干扰。
-
Patent Agency Ranking
公开(公告)号：CN109903801B
公开(公告)日：2021-04-02
申请号：CN201910208832.5
申请日：2019-03-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C16/26
Abstract: 本发明提供一种相变存储器的数据读出电路及方法，包括：参考读电压产生电路、读电压预充电电路、目标相变存储单元、未选中相变存储单元、电压比较器电路；其中，所述参考读电压产生电路与所述电压比较器电路连接，所述读电压预充电电路与所述目标相变存储单元所在位线和所述未选中相变存储单元所在位线连接，所述目标相变存储单元与所述电压比较器电路连接，所述未选中相变存储单元与所述电压比较器电路连接，所述电压比较器电路与所述读电压预充电电路连接。本发明的相变存储器的数据读出电路及方法读出速度快、功耗低且误读率低。
-
公开(公告)号：CN110794673A
公开(公告)日：2020-02-14
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
-
公开(公告)号：CN113315506B
公开(公告)日：2024-04-05
申请号：CN202110494507.7
申请日：2021-05-07
Applicant: 中国科学院上海微系统与信息技术研究所 , 上海新氦类脑智能科技有限公司
IPC: H03K19/0185
Abstract: 本发明涉及一种相变存储器时序可重构布尔逻辑电路、方法及装置，其中电路包括相变存储单元和选通器件，所述相变存储单元的第一端与第一输入电极相连，第二端与所述选通器件的漏端相连，所述选通器件的源端与第二输入电极相连，栅端与控制端相连；通过控制所述第一输入电极、第二输入电极、控制端的输入信号以及所述相变存储单元的初始状态实现逻辑运算操作。本发明能够在单个相变存储单元中实现多种逻辑计算。
-
公开(公告)号：CN112350728B
公开(公告)日：2023-12-26
申请号：CN202011178033.7
申请日：2020-10-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03M1/46
Abstract: 本发明涉及一种减少电容阵列的逐次逼近型模数转换器，包括电容阵列、开关阵列、电压比较器和逻辑控制模块，所述电容阵列包括N个并联的电容，其中，第一个电容的容值为单位电容的容值C，所述第i个电容的电容的容值为2i‑2C，i≥2；所述开关阵列包括预比较开关，电容开关阵列和电压比较器参考电压开关；所述预比较开关在所述逻辑控制模块的控制下实现在采样阶段对输入电压信号的预比较；所述电容开关阵列在所述逻辑控制模块的控制下按照逐次逼近的逻辑实现采样、保持与电荷重分配的过程；所述电压比较器参考电压开关在所述逻辑控制模块的控制下实现所述电压比较器参考电压的选择。本发明还涉及上述模数转换器的工作方法。本发明可以减少电容阵列。
-
公开(公告)号：CN109903805B
公开(公告)日：2021-08-20
申请号：CN201910139097.7
申请日：2019-02-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供的一种存储器片内自测试方法、装置和存储器，通过获取自测试信号后令所述存储器进入自测试状态；在所述存储器中寻找由一或多个连续无故障的所述存储单元构成的满足预设大小的存储区域作为无故障区域；对所述存储器的各存储单元进行测试并将存在故障的存储单元的故障信息存储到所述无故障区域；在自测试结束后将所述无故障区域存储的首地址输出到外部端口以供读取。本发明能够降低了测试成本，而且可以对存储器进行全速测试，增加了测试的故障覆盖率和测试效率，减小了测试的面积开销，能够更加方便及时地发现存储器的问题所在。
-
-
-
-
-
-
-
-
-
Search Results
35
records
(took 0.042 seconds)
