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公开(公告)号：CN102111127A
公开(公告)日：2011-06-29
申请号：CN200910243494.5
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明涉及芯片的可靠性领域，是一种芯片上电过程信号计数延迟的方法。该方法通过改进传统的芯片上电时延迟计数电路，增强了电路计数延迟时间的可靠性。本发明的具体实施是在芯片上电过程中对一些信号利用计数器进行延迟时，在延迟计数器的计数数值中，抽取一些计数的标记，只有当这些抽取的标记数值都被计数器计过之后，计数器才停止计数，计数器停止后产生延迟之后的信号。采用本发明的方法可以增强芯片在非正常上电时延迟计数器的计数数值的保证，能显著提高芯片非正常上电时的可靠性。
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公开(公告)号：CN104376357A
公开(公告)日：2015-02-25
申请号：CN201410427115.9
申请日：2014-08-27
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06K19/073 , H01L23/552
Abstract: 本发明提出了一种智能卡抗光攻击方法。该方法主要是在芯片背面形成一层反射膜，反射膜对光具有较高高反射率，对智能卡背面光攻击产生防护作用。反射膜可以为金属，也可以为其它合成材料。形成反射膜的方法可以采用化学或者物理方法，比如金属膜，可以采用电子束对金属进行加热蒸发，在硅片wafer背面形成一层膜，也可以采用其它物理方法。
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公开(公告)号：CN1834983A
公开(公告)日：2006-09-20
申请号：CN200510053852.8
申请日：2005-03-14
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06K7/10
Abstract: 本发明提出了应用于非接触智能卡的一种定量调制技术，然后给出了电路实现形式。非接触智能卡与读写设备之间通信时，卡片内部需要发生负载调制，调制信号的强弱反映了卡片发出信号的质量。当卡片在不同强度的磁场中工作时，为了保证读卡机具能够正确接收卡片发出的信号，对卡片调制信号的最小幅值要求会有所不同，在弱场强下对调制深度的幅值要求要大。本发明提出的方法在基于定量设计的基础上达到定量调制的目的，也就是说所设计的调制深度值只要在远场情况下符合要求，那么在近场情况下也会符合要求，这将使得非接触智能卡的调制电路设计更为简单。
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公开(公告)号：CN104463311A
公开(公告)日：2015-03-25
申请号：CN201410427373.7
申请日：2014-08-27
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06K19/077
Abstract: 本发明提出一种改善非接触卡强场调制波形和调制深度的电路，在不改变其它电路的条件下，能够在强场获得更好的调制波形和调制深度。
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Patent Agency Ranking
公开(公告)号：CN102111127B
公开(公告)日：2013-05-15
申请号：CN200910243494.5
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明涉及芯片的可靠性领域，是一种芯片上电过程信号计数延迟的方法。该方法通过改进传统的芯片上电时延迟计数电路，增强了电路计数延迟时间的可靠性。本发明的具体实施是在芯片上电过程中对一些信号利用计数器进行延迟时，在延迟计数器的计数数值中，抽取一些计数的标记，只有当这些抽取的标记数值都被计数器计过之后，计数器才停止计数，计数器停止后产生延迟之后的信号。采用本发明的方法可以增强芯片在非正常上电时延迟计数器的计数数值的保证，能显著提高芯片非正常上电时的可靠性。
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公开(公告)号：CN1949509A
公开(公告)日：2007-04-18
申请号：CN200510112696.8
申请日：2005-10-14
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明提出了一种基于CMOS工艺的应用于射频识别芯片的片上静电放电(ESD)保护电路，它由芯片上用于连接芯片外部天线的两个压点对芯片地的静电放电保护电路和芯片内部与压点直接或者间接连接的电路两部分构成，给出了电路结构与设计方法。射频识别芯片产品(卡或标签)的生产加工要经过芯片加工、测试与封装等一系列复杂的工序，在整个生产过程中ESD现象比较严重，因此芯片的片上ESD保护电路是保证芯片避免ESD失效的重要措施。本发明提出的ESD保护电路考虑了人体模型(HBM)、机器模型(MM)和充电器件模型(CDM)三种放电模型，同时也兼顾了ESD保护电路的有效性以及对工艺的不敏感性，是一种鲁棒性强的用于射频识别芯片的ESD保护电路。
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公开(公告)号：CN102110038B
公开(公告)日：2013-08-14
申请号：CN200910243493.0
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F11/267 , G06F21/76
Abstract: 本发明公开了一种应用于安全类芯片的硬件测试电路结构，本硬件测试电路结构包括：下载数据与读出数据两种电路结构。此电路结构支持硬件加密后写入(芯片存储器中)与硬件解密读出，下载数据过程不需要软件加密环节，可提高芯片关键数据的下载与读出校验效率。
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公开(公告)号：CN102110038A
公开(公告)日：2011-06-29
申请号：CN200910243493.0
申请日：2009-12-23
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F11/267 , G06F21/00
Abstract: 本发明公开了一种应用于安全类芯片的硬件测试电路结构，本硬件测试电路结构包括：下载数据与读出数据两种电路结构。此电路结构支持硬件加密后写入(芯片存储器中)与硬件解密读出，下载数据过程不需要软件加密环节，可提高芯片关键数据的下载与读出校验效率。
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公开(公告)号：CN101750566A
公开(公告)日：2010-06-23
申请号：CN200810239497.7
申请日：2008-12-12
Applicant: 北京中电华大电子设计有限责任公司
IPC: G01R31/02
Abstract: 在芯片制造或加工过程中，芯片将不可避免地受到外力作用，可能产生微裂纹，但它们不能通过测试筛选出来，从而成为合格品。随着芯片产品的运输和使用，微裂纹可能导致芯片失效，或者导致芯片性能下降，进而影响芯片工作，甚至对系统产生损害。本发明提出了在芯片上集成微裂纹探测电路的方法及电路实现，可以根据芯片应用的需要对微裂纹探测电路输出信号进行处理。
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