公开(公告)号：CN107112214A

公开(公告)日：2017-08-29

申请号：CN201580072769.7

申请日：2015-06-23

Applicant: 住友电气工业株式会社

Inventor： 神原健司 ,  和田圭司 ,  本家翼

IPC: H01L21/205

CPC classification number: H01L21/0243 ,  C23C16/325 ,  C23C16/4585 ,  C30B25/20 ,  C30B29/36 ,  H01L21/02378 ,  H01L21/02529 ,  H01L21/02576 ,  H01L21/0262 ,  H01L29/1608 ,  H01L29/34 ,  H01L29/36

Abstract: 一种半导体层叠体，包括具有第一主表面和与第一主表面相反的第二主表面的碳化硅衬底，以及设置在第一主表面上由碳化硅组成的外延层。第二主表面具有0.1μm或更大且1μm或更小的粗糙度的平均值Ra，标准偏差为所述平均值的25％或更小。

公开(公告)号：CN109844186B

公开(公告)日：2020-02-21

申请号：CN201880003964.8

申请日：2018-07-20

Applicant: 住友电气工业株式会社

Inventor： 神原健司 ,  宫濑贵也 ,  本家翼

IPC: C30B29/36 ,  C23C16/42 ,  C30B25/02 ,  H01L21/20 ,  H01L21/205 ,  H01L29/12 ,  H01L29/78

Abstract: 碳化硅外延膜具有圆弧状或环状的多个基面位错和多个贯通位错。当从垂直于主表面的方向观察时，所述多个贯通位错具有被所述多个基面位错包围的第一贯通位错和未被所述多个基面位错包围的第二贯通位错。所述多个基面位错和所述第一贯通位错构成环状缺陷。所述主表面中的所述多个贯通位错的面密度为50cm‑2以上。通过将当从垂直于所述主表面的方向观察时所述环状缺陷的面密度除以所述主表面中的所述多个贯通位错的面密度而获得的值为0.00002以上且0.004以下。

公开(公告)号：CN105579626B

公开(公告)日：2019-01-08

申请号：CN201480052597.2

申请日：2014-08-11

Applicant: 住友电气工业株式会社

Inventor： 田中聪 ,  冲田恭子 ,  西口太郎 ,  久保田良辅 ,  神原健司

IPC: H01L21/02 ,  H01L21/205 ,  C30B29/36 ,  C23C16/42

Abstract: 一种碳化硅半导体衬底(10)包括第一主表面(10a)和与第一主表面(10a)相反的第二主表面(10b)。第一主表面(10a)具有大于100mm的最大直径，且碳化硅半导体衬底(10)具有不大于700μm的厚度。在从第一主表面(10a)的外周端部分(OR)朝向第一主表面(10a)的中心(O)的5mm以内的区域(OR2)中，在具有1mm2的面积的任意区域处，位错密度为不大于500/mm2。因此，提供有能抑制裂缝产生的碳化硅半导体衬底。

公开(公告)号：CN112470255A

公开(公告)日：2021-03-09

申请号：CN201980048360.X

申请日：2019-06-14

Applicant: 住友电气工业株式会社

Inventor： 神原健司 ,  伊东洋典 ,  堀勉

IPC: H01L21/20 ,  H01L21/205 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 在利用面积为Acm2的多个第一正方形区域划分中心区域的情况下，多个第一正方形区域具有存在宏观缺陷的第一区域和不存在宏观缺陷的第二区域。在利用面积为Bcm2的多个第二正方形区域划分中心区域的情况下，多个第二正方形区域具有存在宏观缺陷的第三区域和不存在宏观缺陷的第四区域。在将第二区域的数量除以第一区域的数量与第二区域的数量的合计数量所得的值设为第一无缺陷区域率，将第四区域的数量除以第三区域的数量与第四区域的数量的合计数量所得的值设为第二无缺陷区域率，并将宏观缺陷的数量除以中心区域的面积所得的值设为Xcm‑2的情况下，A小于B，B为4以下，X大于0且小于4，并满足数学式1。

公开(公告)号：CN109844186A

公开(公告)日：2019-06-04

申请号：CN201880003964.8

申请日：2018-07-20

Applicant: 住友电气工业株式会社

Inventor： 神原健司 ,  宫濑贵也 ,  本家翼

IPC: C30B29/36 ,  C23C16/42 ,  C30B25/02 ,  H01L21/20 ,  H01L21/205 ,  H01L29/12 ,  H01L29/78

Abstract: 碳化硅外延膜具有圆弧状或环状的多个基面位错和多个贯通位错。当从垂直于主表面的方向观察时，所述多个贯通位错具有被所述多个基面位错包围的第一贯通位错和未被所述多个基面位错包围的第二贯通位错。所述多个基面位错和所述第一贯通位错构成环状缺陷。所述主表面中的所述多个贯通位错的面密度为50cm-2以上。通过将当从垂直于所述主表面的方向观察时所述环状缺陷的面密度除以所述主表面中的所述多个贯通位错的面密度而获得的值为0.00002以上且0.004以下。

公开(公告)号：CN105579626A

公开(公告)日：2016-05-11

申请号：CN201480052597.2

申请日：2014-08-11

Applicant: 住友电气工业株式会社

Inventor： 田中聪 ,  冲田恭子 ,  西口太郎 ,  久保田良辅 ,  神原健司

IPC: C30B29/36 ,  C23C16/42 ,  H01L21/02 ,  H01L21/205

CPC classification number: H01L21/02021 ,  C30B23/00 ,  C30B25/186 ,  C30B29/36 ,  C30B33/00 ,  H01L21/02378 ,  H01L21/02433 ,  H01L21/02529 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/1608

Abstract: 一种碳化硅半导体衬底(10)包括第一主表面(10a)和与第一主表面(10a)相反的第二主表面(10b)。第一主表面(10a)具有大于100mm的最大直径，且碳化硅半导体衬底(10)具有不大于700μm的厚度。在从第一主表面(10a)的外周端部分(OR)朝向第一主表面(10a)的中心(O)的5mm以内的区域(OR2)中，在具有1mm2的面积的任意区域处，位错密度为不大于500/mm2。因此，提供有能抑制裂缝产生的碳化硅半导体衬底。

公开(公告)号：CN112470255B

公开(公告)日：2024-03-19

申请号：CN201980048360.X

申请日：2019-06-14

Applicant: 住友电气工业株式会社

Inventor： 神原健司 ,  伊东洋典 ,  堀勉

IPC: H01L21/20 ,  H01L21/205 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 一种碳化硅外延衬底，具备：碳化硅衬底及碳化硅外延膜，在利用面积为Acm2的多个第一正方形区域划分中心区域时，多个第一正方形区域具有存在宏观缺陷的第一区域和不存在宏观缺陷的第二区域，在利用面积为Bcm2的多个第二正方形区域划分中心区域时，多个第二正方形区域具有存在宏观缺陷的第三区域和不存在宏观缺陷的第四区域，在将第二区域的数量除以第一区域的数量与第二区域的数量的合计数量所得的值设为第一无缺陷区域率，将第四区域的数量除以第三区域的数量与第四区域的数量的合计数量所得的值设为第二无缺陷区域率，并将宏观缺陷的数量除以中心区域的面积所得的值设为Xcm‑2时，A小于B，B为4以下，X大于0且小于4，并满足数学式1，#imgabs0#

公开(公告)号：CN108028185B

公开(公告)日：2022-04-01

申请号：CN201680052727.1

申请日：2016-08-04

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  伊东洋典 ,  寺尾岳见 ,  神原健司 ,  西口太郎

IPC: H01L21/205 ,  C23C16/42 ,  C30B25/20 ,  C30B29/36 ,  H01L21/20

Abstract: 一种碳化硅外延基板，所述碳化硅外延基板包含碳化硅单晶基板和碳化硅层。所述碳化硅单晶基板具有第一主表面。所述碳化硅层在所述第一主表面上。所述碳化硅层包含在其与所述碳化硅单晶基板接触的表面的相反侧的第二主表面。所述第二主表面具有100mm以上的最大直径。所述第二主表面包括从所述第二主表面的外缘起算3mm以内的外周区域和由所述外周区域包围的中心区域。所述中心区域具有75ppm以下的雾度。

公开(公告)号：CN108028185A

公开(公告)日：2018-05-11

申请号：CN201680052727.1

申请日：2016-08-04

Applicant: 住友电气工业株式会社

Inventor： 和田圭司 ,  伊东洋典 ,  寺尾岳见 ,  神原健司 ,  西口太郎

IPC: H01L21/205 ,  C23C16/42 ,  C30B25/20 ,  C30B29/36 ,  H01L21/20

CPC classification number: C23C16/42 ,  C30B25/20 ,  C30B29/36 ,  H01L21/02378 ,  H01L21/02433 ,  H01L21/02529 ,  H01L21/02576 ,  H01L21/0262

Abstract: 一种碳化硅外延基板，所述碳化硅外延基板包含碳化硅单晶基板和碳化硅层。所述碳化硅单晶基板具有第一主表面。所述碳化硅层在所述第一主表面上。所述碳化硅层包含在其与所述碳化硅单晶基板接触的表面的相反侧的第二主表面。所述第二主表面具有100mm以上的最大直径。所述第二主表面包括从所述第二主表面的外缘起算3mm以内的外周区域和由所述外周区域包围的中心区域。所述中心区域具有75ppm以下的雾度。

公开(公告)号：CN104321876A

公开(公告)日：2015-01-28

申请号：CN201380026644.1

申请日：2013-04-19

Applicant: 住友电气工业株式会社

Inventor： 斋藤雄 ,  增田健良 ,  田中聪 ,  平塚健二 ,  岛津充 ,  神原健司

IPC: H01L29/78 ,  H01L21/302 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L21/0445 ,  H01L21/046 ,  H01L21/3065 ,  H01L29/045 ,  H01L29/34 ,  H01L29/4236 ,  H01L29/66068 ,  H01L29/7813

Abstract: 形成由碳化硅制成的、具有第一导电类型的第一层(121)。形成设置在所述第一层(121)上的、具有不同于第一导电类型的第二导电类型的第二层(122)和设置在第二层(122)上的、具有第一导电类型的第三层(123)。形成第二和第三层(122，123)的步骤包括执行杂质离子注入的步骤和执行用于活化通过杂质离子注入而注入的杂质的热处理的步骤。在执行热处理的步骤之后，形成具有穿透第三层(123)和第二层(122)的侧壁并且具有达到第一层(121)的底部的沟槽(TR)。形成栅极绝缘膜(201)以覆盖沟槽(TR)的侧壁。结果，提供具有低导通电阻的碳化硅半导体器件(500)。