公开(公告)号：CN112368809A

公开(公告)日：2021-02-12

申请号：CN201380055165.2

申请日：2013-10-08

申请人： 住友电气工业株式会社

发明人： 日吉透 ,  斋藤雄

IPC分类号： H01L21/336 ,  H01L21/316 ,  H01L21/768 ,  H01L29/06 ,  H01L29/12 ,  H01L29/78

摘要： 碳化硅衬底(10)包括：第一杂质区(17)；阱区(13)，其接触第一杂质区(17)；以及第二杂质区(14)，其通过阱区(13)与第一杂质区(17)分离。第一主表面(10a)包括接触沟道区(CH)的第一区(10d)，和不同于第一区(10d)的第二区(10f)。含硅材料(22a)被形成在第二区(10f)上。第一二氧化硅区(15b)被形成在第一区(10d)上。氧化含硅材料(22a)以形成第二二氧化硅区(15c)。形成栅极道(2)，栅极道(2)被电气地连接到栅电极(27)并且在面对第二二氧化硅区(15c)的位置。通过该构造，能够提供能够实现改进的在栅极道和衬底之间的绝缘性能，同时抑制衬底的表面粗糙的碳化硅半导体器件和其制造方法。

公开(公告)号：CN105074930B9

公开(公告)日：2018-01-12

申请号：CN201480009968.9

申请日：2014-02-04

申请人： 住友电气工业株式会社

发明人： 和田圭司 ,  斋藤雄 ,  增田健良

IPC分类号： H01L29/12 ,  H01L29/78

CPC分类号： H01L29/0661 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/7813

摘要： 碳化硅半导体器件(1)具有碳化硅层(101)。碳化硅层(101)被提供有沟槽(TR)。在横截面图中，该沟槽(TR)具有作为第一侧壁表面(SW1)和底部(BT)之间的交点的第一角部(C1)，和作为第二侧壁表面(SW2)和底部(BT)之间的交点的第二角部(C2)。第一层(81)具有第二导电类型区(A)。在横截面图中，第二导电类型区(A)被布置成，与经过第一角部(C1)和第二角部(C2)中的任意角部的，并与形成碳化硅层(101)的碳化硅晶体的 方向平行的线(11)相交。通过SP除以ST计算出的比率为不低于20％且不高于130％，其中在平面图中ST表示第一层(81)和第二层(82)之间的交界面(B)中的沟槽的总面积，SP表示第二导电类型区的总面积。因此，能够提供能实现抑制击穿电压降低的碳化硅半导体器件(1)。

公开(公告)号：CN105074933A

公开(公告)日：2015-11-18

申请号：CN201480008899.X

申请日：2014-02-04

申请人： 住友电气工业株式会社

发明人： 内田光亮 ,  增田健良 ,  斋藤雄

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC分类号： H01L21/049 ,  H01L21/045 ,  H01L29/045 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/513 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/7813 ,  H01L29/7827

摘要： 沟槽(TR)具有分别由第一至第三半导体层(121至123)构成的第一至第三侧表面(SW1至SW3)。在第一绝缘膜(210)中包括的第一侧壁部(201S)具有分别位于第一至第三侧表面(SW1至SW3)上的第一至第三区域(201a至201c)。第二绝缘膜(202)具有位于第一侧壁部(201S)上的第二侧壁部(202S)。第二侧壁部(202S)具有一端(E1)和另一端(E2)，一端(E1)连接到第二绝缘膜的第二底部(202S)，另一端(E2)位于第一区域(201a)或第二区域(201b)中的一个上，且距第三区域(201c)一定距离。因此，可以使得栅电极电容小。

公开(公告)号：CN103210496A

公开(公告)日：2013-07-17

申请号：CN201180054944.1

申请日：2011-10-17

申请人： 住友电气工业株式会社

发明人： 冈田政也 ,  木山诚 ,  斋藤雄 ,  八重樫诚司 ,  横山满德 ,  井上和孝

IPC分类号： H01L29/80 ,  H01L21/336 ,  H01L21/338 ,  H01L29/12 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812

CPC分类号： H01L29/7813 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/66462 ,  H01L29/66734 ,  H01L29/7788 ,  H01L29/7789 ,  H01L29/78

摘要： 本发明的目的是提高设置有开口部并且通过二维电子气在所述开口部中具有沟道的垂直型半导体器件的击穿电压特性。GaN基堆叠层（15）特征在于其具有n-型GaN基漂移层（4）/p型GaN基势垒层（6）/n+型GaN基接触层（7）。开口部（28）从表面层延伸进入n-型GaN基漂移层（4）；再生长层（27），其定位为使得覆盖开口部的壁表面和底部，并且包括电子漂移层（22）和电子源层（26）；源电极（S），其定位在开口部周围；栅电极（G），其位于开口部中的再生长层上；和底部绝缘层（37），其位于开口部的底部。

公开(公告)号：CN103155155A

公开(公告)日：2013-06-12

申请号：CN201180048261.5

申请日：2011-07-06

申请人： 住友电气工业株式会社

发明人： 木山诚 ,  斋藤雄 ,  冈田政也 ,  八重樫诚司 ,  井上和孝 ,  横山满德

IPC分类号： H01L29/80 ,  H01L21/336 ,  H01L21/338 ,  H01L29/12 ,  H01L29/778 ,  H01L29/78 ,  H01L29/812

CPC分类号： H01L29/778 ,  H01L29/0696 ,  H01L29/155 ,  H01L29/2003 ,  H01L29/4236 ,  H01L29/66462 ,  H01L29/7788 ,  H01L29/7789

摘要： 提供了一种垂直GaN基半导体器件，其中能够借助p型GaN势垒层提高耐受性能，同时也降低导通电阻。该半导体器件特征在于包括：再生长层（27），其包括位于开口（28）的壁表面上的沟道；p型势垒层（6），其具有被覆盖的端面；源层（7），其与p型势垒层接触；栅电极（G），其位于再生长层上；和源电极（S），其位于开口周围。其中，源层具有超晶格结构，该超晶格结构由层叠组成，该层叠包括：第一层（a层），其具有比p型势垒层的晶格常数小的晶格常数；和第二层（b层），其具有比第一层的晶格常数大的晶格常数。

公开(公告)号：CN108028181B

公开(公告)日：2022-03-01

申请号：CN201680052955.9

申请日：2016-08-10

申请人： 住友电气工业株式会社

发明人： 西口太郎 ,  斋藤雄 ,  山本裕史

IPC分类号： H01L21/20 ,  H01L21/316

摘要： 一种半导体堆叠体包括：衬底，其由碳化硅制成；以及外延层，其设置在所述衬底上并且由碳化硅制成。所述外延层的外延主表面是相对于c面具有4°或更小的偏离角的碳表面，所述外延主表面是与所述衬底相反的主表面。在所述外延主表面中形成有多个第一凹部，从平面图看时，所述第一凹部具有矩形周缘形状。在所述外延主表面中，在所述第一凹部中形成并且作为比所述第一凹部深的凹部的第二凹部的密度低于或等于10cm‑2。

公开(公告)号：CN108028181A

公开(公告)日：2018-05-11

申请号：CN201680052955.9

申请日：2016-08-10

申请人： 住友电气工业株式会社

发明人： 西口太郎 ,  斋藤雄 ,  山本裕史

IPC分类号： H01L21/20 ,  H01L21/316

CPC分类号： H01L21/20

摘要： 一种半导体堆叠体包括：衬底，其由碳化硅制成；以及外延层，其设置在所述衬底上并且由碳化硅制成。所述外延层的外延主表面是相对于c面具有4°或更小的偏离角的碳表面，所述外延主表面是与所述衬底相反的主表面。在所述外延主表面中形成有多个第一凹部，从平面图看时，所述第一凹部具有矩形周缘形状。在所述外延主表面中，在所述第一凹部中形成并且作为比所述第一凹部深的凹部的第二凹部的密度低于或等于10cm‑2。

公开(公告)号：CN105074933B

公开(公告)日：2018-01-23

申请号：CN201480008899.X

申请日：2014-02-04

申请人： 住友电气工业株式会社

发明人： 内田光亮 ,  增田健良 ,  斋藤雄

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC分类号： H01L21/049 ,  H01L21/045 ,  H01L29/045 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/513 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/7813 ,  H01L29/7827

摘要： 沟槽(TR)具有分别由第一至第三半导体层(121至123)构成的第一至第三侧表面(SW1至SW3)。在第一绝缘膜(210)中包括的第一侧壁部(201S)具有分别位于第一至第三侧表面(SW1至SW3)上的第一至第三区域(201a至201c)。第二绝缘膜(202)具有位于第一侧壁部(201S)上的第二侧壁部(202S)。第二侧壁部(202S)具有一端(E1)和另一端(E2)，一端(E1)连接到第二绝缘膜的第二底部(202S)，另一端(E2)位于第一区域(201a)或第二区域(201b)中的一个上，且距第三区域(201c)一定距离。因此，可以使得栅电极电容小。

公开(公告)号：CN104737292A

公开(公告)日：2015-06-24

申请号：CN201380055289.0

申请日：2013-10-08

申请人： 住友电气工业株式会社

发明人： 日吉透 ,  斋藤雄

IPC分类号： H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC分类号： H01L21/049 ,  H01L21/02164 ,  H01L21/02236 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7802

摘要： 提供了一种碳化硅衬底(10)，包括第一杂质区(17)、阱区(13)、以及通过阱区(13)与第一杂质区(17)分离的第二杂质区(14)。二氧化硅层(15)被形成为与第一杂质区(17)和阱区(14)接触。栅电极(27)被形成在二氧化硅层(15)上。含硅材料(22)被形成在第一杂质区(17)上。含硅材料(22)被氧化。二氧化硅层(15)包括第一杂质区(17)上的第一二氧化硅区(15a)和阱区(13)上的第二二氧化硅区(15b)。第一二氧化硅区(15a)的厚度大于第二二氧化硅区(15b)的厚度(T2)。因此，能够提供能够实现改进的开关特性并且抑制漏电流的减小的碳化硅半导体器件及其制造方法。

公开(公告)号：CN101689523B

公开(公告)日：2012-02-22

申请号：CN200880021916.8

申请日：2008-07-17

申请人： 住友电气工业株式会社

发明人： 斋藤雄

IPC分类号： H01L21/66 ,  H01L33/00 ,  H01S5/323

CPC分类号： H01L33/0075 ,  G01N21/6489 ,  H01L21/0237 ,  H01L21/0254 ,  H01L21/02576 ,  H01L21/0262 ,  H01L22/12

摘要： 在工序(S103)中，在n型GaN衬底(11)上生长氮化镓基半导体层(13)。在工序(S104)中，在室温下测定包含黄带波长带的波长区域及包含与氮化镓基半导体层的带边对应的带边波长的波长区域的PL光谱。在工序(S106)中，通过将黄带波长带和带边波长的光致发光光谱强度与基准值比较而挑选外延衬底，制作已经挑选的外延衬底(E1)。在工序(S107)中，在已经挑选的外延衬底(13)上形成用于电子器件的电极(15)。