公开(公告)号：CN115349176A

公开(公告)日：2022-11-15

申请号：CN202180022947.0

申请日：2021-03-25

Applicant: 丰田合成株式会社 ,  株式会社POWDEC

Inventor： 佐藤寿朗 ,  竹中靖博 ,  篠田大辅 ,  上村俊也 ,  河合弘治 ,  八木修一

IPC: H01L29/778 ,  H01L21/338 ,  H01L29/812

Abstract: 本技术的目的在于提供耐压性优异的半导体元件及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第二半导体层(120)或第三半导体层(130)之上的源极电极(S1)及漏极电极(D1)以及第四半导体层(140)之上的栅极电极(G1)。源极电极(S1)形成在凹部(X1)之上。漏极电极(D1)形成在凹部(X2)之上。漏极电极接触区域(DC1)与第三半导体层(130)之间的距离(Ld)大于源极电极接触区域(SC1)与第三半导体层(130)之间的距离(Ls)。

公开(公告)号：CN116615804A

公开(公告)日：2023-08-18

申请号：CN202180088463.6

申请日：2021-12-16

Applicant: 丰田合成株式会社 ,  株式会社POWDEC

Inventor： 佐藤寿朗 ,  奥野浩司 ,  篠田大辅 ,  上村俊也 ,  成井启修 ,  河合弘治 ,  八木修一

IPC: H01L29/06

Abstract: 提供抑制电流崩塌并且实现薄层载流子浓度的提高的半导体元件以及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第一中间层(150)、第二中间层(160)、源极电极(S1)、漏极电极(D1)及栅极电极(G1)。第二半导体层(120)的带隙大于第一半导体层(110)及第三半导体层(130)的带隙。夹着第二半导体层(120)的第一中间层(150)及第二中间层(160)的带隙大于第二半导体层(120)的带隙。

公开(公告)号：CN115315813A

公开(公告)日：2022-11-08

申请号：CN202180022787.X

申请日：2021-03-25

Applicant: 丰田合成株式会社 ,  株式会社POWDEC

Inventor： 佐藤寿朗 ,  竹中靖博 ,  篠田大辅 ,  上村俊也 ,  河合弘治 ,  八木修一

IPC: H01L29/778 ,  H01L21/28 ,  H01L21/337 ,  H01L21/338 ,  H01L29/06 ,  H01L29/417 ,  H01L29/47 ,  H01L29/808 ,  H01L29/812 ,  H01L29/872

Abstract: 本技术的目的在于提供至少一个以上的电气特性优异的半导体元件及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第二半导体层(120)或第三半导体层(130)之上的源极电极(S1)及漏极电极(D1)以及第四半导体层(140)之上的栅极电极(G1)。将栅极电极(G1)与第四半导体层(140)接触的栅极电极接触区域(GC1)投影到第二半导体层(120)而得的区域包围将源极电极(S1)与第二半导体层(120)接触的源极电极接触区域(SC1)投影到第二半导体层(120)而得的区域的周围。

公开(公告)号：CN115298834A

公开(公告)日：2022-11-04

申请号：CN202180022782.7

申请日：2021-03-25

Applicant: 丰田合成株式会社 ,  株式会社POWDEC

Inventor： 佐藤寿朗 ,  竹中靖博 ,  神谷真央 ,  篠田大辅 ,  上村俊也 ,  河合弘治 ,  八木修一

IPC: H01L29/812 ,  H01L21/28 ,  H01L21/337 ,  H01L21/338 ,  H01L29/06 ,  H01L29/417 ,  H01L29/47 ,  H01L29/778 ,  H01L29/808 ,  H01L29/872

Abstract: 本技术的目的在于提供耐压性优异的半导体元件及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第二半导体层(120)或第三半导体层(130)之上的源极电极(S1)及漏极电极(D1)以及第四半导体层(140)之上的栅极电极(G1)。棒状形状的前端部分中的连接从源极电极接触区域(SC1)至漏极电极接触区域(DC1)的最短距离的方向的极化超结区域的长度(Lpsj2)为棒状形状的除前端部分以外的部分中的连接从源极电极接触区域(SC1)至漏极电极接触区域(DC1)的最短距离的方向的极化超结区域的长度(Lpsj1)以上。

公开(公告)号：CN115298833A

公开(公告)日：2022-11-04

申请号：CN202180022817.7

申请日：2021-03-25

Applicant: 丰田合成株式会社 ,  株式会社POWDEC

Inventor： 佐藤寿朗 ,  竹中靖博 ,  奥野浩司 ,  篠田大辅 ,  上村俊也 ,  河合弘治 ,  八木修一

IPC: H01L29/808 ,  H01L21/28 ,  H01L21/337 ,  H01L21/338 ,  H01L29/41 ,  H01L29/417 ,  H01L29/47 ,  H01L29/778 ,  H01L29/812 ,  H01L29/872

Abstract: 本技术的目的在于提供至少一个以上的电气特性优异的半导体元件及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第二半导体层(120)或第三半导体层(130)之上的源极电极(S1)及漏极电极(D1)以及第四半导体层(140)之上的栅极电极(G1)。位错密度为1×106cm‑2以上且1×1010cm‑2以下。第二半导体层(120)与第三半导体层(130)之间的接触面积在栅极宽度方向的每1μm为10μm2以上且200μm2以下。

公开(公告)号：CN116830274B

公开(公告)日：2024-09-27

申请号：CN202180093495.5

申请日：2021-10-05

Applicant: 株式会社POWDEC

Inventor： 河合弘治 ,  八木修一 ,  成井启修

IPC: H01L29/778 ,  H01L29/812 ,  H01L21/338 ,  H01L29/808 ,  H01L21/337

Abstract: 该常关型极化超结GaN基场效应晶体管具有：未掺杂GaN层11、AlxGa1‑xN层12(0＜x＜1)、岛状的未掺杂GaN层13、p型GaN层14、p型InyGa1‑yN层15(0＜y＜1)、p型InyGa1‑yN层15上的栅电极16、AlxGa1‑xN层12上的源电极17和漏电极18。在将AlxGa1‑xN层12与未掺杂GaN层11之间的异质界面和AlxGa1‑xN层12与未掺杂GaN层13之间的异质界面的极化电荷量设为NPZ、将AlxGa1‑xN层12的厚度设为d时，NPZd≤2.64×1014[cm‑2nm]成立。

公开(公告)号：CN109075148B

公开(公告)日：2019-08-16

申请号：CN201780026378.0

申请日：2017-09-25

Applicant: 株式会社POWDEC ,  株式会社桑田

Inventor： 河合弘治 ,  八木修一 ,  越后谷祥子

IPC: H01L23/48 ,  H01L23/12 ,  H01L23/28 ,  H01L23/29 ,  H01L23/31 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48472 ,  H01L2224/49111 ,  H01L2924/181 ,  H01L2924/00012

Abstract: 一种半导体封装体，具备：半导体芯片(C)，在绝缘基板(10)的第1主面上设置有构成三端子半导体元件的半导体层(20)，在半导体层(20)上以三角形配置有源极(30)、漏极(40)及栅极；电极焊盘(60、70)等，分别与源极(30)、漏极(40)及栅极电连接，被拉出到半导体层(20)的外部；及电绝缘性的树脂(90)，对半导体层(20)、源极(30)、漏极(40)、栅极及绝缘基板(10)的侧面进行密封。

公开(公告)号：CN113875015A

公开(公告)日：2021-12-31

申请号：CN202080037000.2

申请日：2020-03-05

Applicant: 株式会社POWDEC

Inventor： 河合弘治 ,  八木修一 ,  齐藤武尊 ,  中村文彦 ,  成井启修

IPC: H01L29/06 ,  H01L21/338 ,  H01L29/812 ,  H01L21/329 ,  H01L29/868 ,  H01L29/861

Abstract: 二极管由双栅PSJ‑GaN系FET构成。该FET具有GaN层11、AlxGa1‑xN层12、未掺杂的GaN层13和p型GaN层14。在AlxGa1‑xN层12上设置有源电极19和漏电极20，在p型GaN层14上设置有第一栅电极15，在设于槽16内部的栅极绝缘膜17上设置有第二栅电极18，所述槽16设置在源电极19和未掺杂的GaN层13之间的部分处的AlxGa1‑xN层12中。源电极19、第一栅电极15和第二栅电极18彼此连接，或者源电极19和第二栅电极18彼此连接、并且第一栅电极15被施加相对于源电极19和第二栅电极18而言为正的电压。

公开(公告)号：CN102947921B

公开(公告)日：2014-10-01

申请号：CN201180030470.7

申请日：2011-06-21

Applicant: 谢菲尔德大学 ,  株式会社POWDEC

Inventor： 中岛昭 ,  桑卡拉纳拉亚南·埃克纳特马达蒂尔 ,  住田行常 ,  河合弘治

IPC: H01L21/338 ,  H01L29/06 ,  H01L29/41 ,  H01L29/47 ,  H01L29/778 ,  H01L29/80 ,  H01L29/812 ,  H01L29/861 ,  H01L29/872

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/42316 ,  H01L29/66219 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/861 ,  H01L29/872

Abstract: 通过利用极化结，从而根本性地缓和传导通道的局部中产生的峰电场，实现高耐压化，同时消除电流崩塌的产生以达到实际应用的水平，容易实现低损耗GaN类半导体器件。半导体器件具有依次层叠于C面蓝宝石基板等基底基板上的Inz Ga1-z N层11(0≤z＜1)、Alx Ga1-x N层12(0＜x＜1)、Iny Ga1-y N层13(0≤y＜1)以及p型Inw Ga1-w N层14(0≤w＜1)。在非运作时，在Alx Ga1-x N层12与Iny Ga1-y N层13之间的异质界面近旁部分的Iny Ga1-y N层13处形成二维空穴气15、且在Inz Ga1-z N层11与Alx Ga1-x N层12之间的异质界面近旁部分的Inz Ga1-z N层16处形成二维电子气16。

公开(公告)号：CN113875015B

公开(公告)日：2025-03-21

申请号：CN202080037000.2

申请日：2020-03-05

Applicant: 株式会社POWDEC

Inventor： 河合弘治 ,  八木修一 ,  齐藤武尊 ,  中村文彦 ,  成井启修

IPC: H10D62/10 ,  H10D30/01 ,  H10D30/87 ,  H10D8/00 ,  H10D8/01 ,  H10D8/50

Abstract: 二极管由双栅PSJ‑GaN系FET构成。该FET具有GaN层11、AlxGa1‑xN层12、未掺杂的GaN层13和p型GaN层14。在AlxGa1‑xN层12上设置有源电极19和漏电极20，在p型GaN层14上设置有第一栅电极15，在设于槽16内部的栅极绝缘膜17上设置有第二栅电极18，所述槽16设置在源电极19和未掺杂的GaN层13之间的部分处的AlxGa1‑xN层12中。源电极19、第一栅电极15和第二栅电极18彼此连接，或者源电极19和第二栅电极18彼此连接、并且第一栅电极15被施加相对于源电极19和第二栅电极18而言为正的电压。