公开(公告)号：CN116402098A

公开(公告)日：2023-07-07

申请号：CN202211731680.5

申请日：2022-12-30

Applicant: 三星电子株式会社 ,  首尔大学校产学协力团

Inventor： 宋承桓 ,  朴炳国 ,  田普盛

IPC: G06N3/049 ,  G06N3/063

Abstract: 公开了脉冲神经网络装置、非易失性存储器装置及其操作方法。所述脉冲神经网络装置包括：至少一个NAND单元串；串控制电路，被配置为响应于输入脉冲而生成用于导通串选择晶体管的串选择信号；字线解码器，被配置为响应于输入脉冲而生成用于选择多条字线中的字线的字线选择信号；多个感测电路，连接到所述位线，所述多个感测电路分别对应于所述多条字线，每个感测电路被配置为当相应的字线被选择时根据通过所述位线传输的电流来生成输出脉冲；多个开关晶体管，每个开关晶体管被配置为根据开关选择信号将所述多个感测电路中的一个连接到所述位线；以及开关解码器，被配置为与针对选择的字线的字线选择信号同步地生成开关选择信号。

公开(公告)号：CN110277127A

公开(公告)日：2019-09-24

申请号：CN201910066103.0

申请日：2019-01-23

Applicant: 三星电子株式会社

Inventor： 方真培 ,  宋承桓 ,  边大锡 ,  朴一汉 ,  尹铉竣 ,  李汉埈 ,  崔那荣

IPC: G11C16/26

Abstract: 一种非易失性存储器件可以包括：包括多个锁存器集的页缓冲器，多个锁存器集根据读取信号集中的每一个读取信号集对多个存储单元中所选择的存储单元的每个页数据进行锁存，其中每一个读取信号集包括至少一个读取信号；以及控制逻辑器件，被配置为检测存储单元的劣化水平并且基于检测到的劣化水平确定应用于读取信号集中的至少一个读取信号集的读取参数。

公开(公告)号：CN101740128B

公开(公告)日：2014-10-01

申请号：CN200910212121.1

申请日：2009-11-10

Applicant: 三星电子株式会社

Inventor： 宋承桓 ,  金宰弘 ,  赵庆来 ,  金容俊 ,  孔骏镇 ,  金宗汉

IPC: G11C16/26

CPC classification number: G11C16/26 ,  G11C11/5642 ,  G11C29/00 ,  G11C2211/5634

Abstract: 本发明公开了一种非易失性半导体存储设备以及确定读电压的相关方法。非易失性半导体存储设备包括：存储单元阵列，包含多个存储单元；读电压确定单元，被配置为通过比较在编程操作期间所获得的参考电压和在后续读操作期间所获得的比较数据，并且基于比较结果将当前读电压改变为新的读电压，来确定最优读电压；以及读电压产生单元，被配置为响应由读电压确定单元所提供的读电压控制信号产生新的读电压。

公开(公告)号：CN101840359A

公开(公告)日：2010-09-22

申请号：CN201010144746.1

申请日：2010-03-18

Applicant: 三星电子株式会社

Inventor： 金宰弘 ,  金容俊 ,  孔骏镇 ,  宋承桓

IPC: G06F11/08

CPC classification number: H03M13/618 ,  G06F11/1012 ,  H03M13/13 ,  H03M13/353 ,  H03M13/3738 ,  H03M13/6356 ,  H03M13/6362

Abstract: 一种数据处理系统，包括错误检验和纠正(ECC)编码电路、集成电路存储器和码率控制电路。ECC编码电路被配置成在把写数据转换为编码数据的操作期间，响应于码率选择信号，选择性地把多个唯一的ECC码率施加于数据处理系统所接收的写数据。集成电路存储器其中包括多个存储区域。这些存储区域被配置成从所述ECC编码电路接收编码数据的相应部分。码率控制电路被配置成产生码率选择信号。这个码率选择信号具有规定要被施加于写数据的相应部分的对应ECC码率的值。

公开(公告)号：CN101183678A

公开(公告)日：2008-05-21

申请号：CN200710166997.8

申请日：2007-11-14

Applicant: 三星电子株式会社

Inventor： 金锡必 ,  朴允童 ,  李钟振 ,  金元柱 ,  具俊谟 ,  宋承桓

IPC: H01L27/115 ,  H01L27/088 ,  H01L21/8247 ,  H01L21/8234

Abstract: 示例性实施例涉及一种半导体器件及其制造方法。根据示例性实施例的半导体器件可以具有减小的读取操作期间的干扰，并且可以具有减小的短沟道效应。该半导体器件可以包括半导体基底，该半导体基底具有体和从所述体突出的一对鳍。在所述一对鳍的内侧壁的上部上可以形成内部间隔绝缘层，从而减小进入所述一对鳍之间的区域的入口。栅电极可以覆盖所述一对鳍的外侧壁的一部分，并且可以延伸越过内部间隔绝缘层，从而在所述一对鳍之间限定空隙。可以在栅电极和所述一对鳍之间设置栅极绝缘层。

公开(公告)号：CN101207136B

公开(公告)日：2010-12-22

申请号：CN200710199197.6

申请日：2007-12-20

Applicant: 三星电子株式会社

Inventor： 玄在雄 ,  朴奎灿 ,  朴允童 ,  金元柱 ,  陈暎究 ,  金锡必 ,  赵庆来 ,  李政勋 ,  宋承桓

IPC: H01L27/115 ,  H01L23/522 ,  G11C16/10 ,  G11C16/26 ,  G11C16/14

CPC classification number: H01L27/115 ,  B82Y10/00 ,  G11C16/0483 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11568 ,  H01L27/1203

Abstract: 本发明提供了一种高度集成的非易失性存储器装置和一种操作该非易失性存储器装置的方法。该非易失性存储器装置包括半导体层。多个上控制栅电极布置在半导体层的上方。多个下控制栅电极布置在半导体层的下方，多个上控制栅电极和多个下控制栅电极交替地设置。多个上电荷存储层置于半导体层和上控制栅电极之间。多个下电荷存储层置于半导体层和下控制栅电极之间。

公开(公告)号：CN108573722A

公开(公告)日：2018-09-25

申请号：CN201810170463.0

申请日：2018-02-28

Applicant: 三星电子株式会社

Inventor： 崔那荣 ,  朴一汉 ,  宋承桓

IPC: G11C7/10 ,  G11C7/22 ,  G11C29/42 ,  G06F11/10

CPC classification number: G11C16/3431 ,  G06F11/1068 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/24 ,  G11C16/28 ,  G11C16/3427 ,  G11C29/021 ,  G11C29/028 ,  G11C29/42 ,  G11C29/52 ,  G11C2211/5642 ,  G11C7/1057 ,  G06F11/1048 ,  G11C7/106 ,  G11C7/22

Abstract: 一种操作包括存储单元阵列的非易失性存储器件的方法，其中所述存储单元阵列包括多个页，并且所述多个页中的每个页包括多个非易失性存储单元，使用第一默认读取电压和第一偏移读取电压来执行第一采样读取操作，以对从所述多个页中选择的第一页的第一区域中的存储单元的第一数量进行计数；以及基于所述第一数量和第一参考值的比较结果，使用第一默认读取电压和第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数。所述第二偏移读取电压不同于所述第一偏移读取电压。

公开(公告)号：CN108305660A

公开(公告)日：2018-07-20

申请号：CN201711274002.X

申请日：2017-12-06

Applicant: 三星电子株式会社

Inventor： 尹铉竣 ,  朴一汉 ,  崔那荣 ,  宋承桓

IPC: G11C16/26 ,  G11C16/34

CPC classification number: G11C16/28 ,  G11C16/0458 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/26 ,  G11C16/30 ,  G11C16/3404

Abstract: 提供了一种用于以最佳读取电压读取数据的非易失性存储器设备的读取方法。读取方法包括：通过将连接到第一字线的第一组存储器单元的数据划分为M页并从M页单独地读取数据，读取第一组存储器单元的数据。读取数据包括：当读取M页中的每个页时，通过对第一组存储器单元的两个相邻阈值电压分布的第一谷执行片上谷搜索(OVS)操作；以及基于OVS操作的结果，经由对与第一字线相邻的第二字线的读取操作执行数据恢复读取操作。在数据恢复读取操作中，不执行对第一字线的读取操作。

公开(公告)号：CN101727981B

公开(公告)日：2015-07-15

申请号：CN200910204682.7

申请日：2009-10-10

Applicant: 三星电子株式会社

Inventor： 金容俊 ,  金宰弘 ,  赵庆来 ,  宋承桓 ,  孔骏镇

IPC: G11C16/02

CPC classification number: G11C16/16

Abstract: 非易失性存储器设备包括在擦除非易失性(例如，快闪)存储器单元块的操作期间支持存储器单元的恢复。非易失性存储器系统包括快闪存储器设备以及电耦接到快闪存储器设备的存储器控制器。存储器控制器被配置为，通过将第一指令发布到快闪存储器设备、接着将第二指令发布到快闪存储器设备来控制快闪存储器设备内的存储器单元的恢复操作，将第一指令发布到快闪存储器设备导致存储器块中的擦除的存储器单元变为至少部分地编程的存储器单元，将第二指令发布到快闪存储器设备导致至少部分地编程的存储器单元变为全部地被擦除。

公开(公告)号：CN101211913A

公开(公告)日：2008-07-02

申请号：CN200710301183.0

申请日：2007-12-26

Applicant: 三星电子株式会社

Inventor： 宋承桓 ,  金锡必 ,  朴允童 ,  金元柱 ,  具俊谟 ,  赵庆来 ,  玄在雄 ,  边成宰

IPC: H01L27/04 ,  H01L27/115 ,  H01L23/522 ,  H01L21/8234 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L29/785 ,  H01L21/76897 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7851 ,  H01L29/7881 ,  H01L29/792 ,  H01L2029/7858

Abstract: 示例实施例涉及一种包括鳍型沟道区的半导体装置和制造该半导体装置的方法。该半导体装置包括半导体基底、半导体柱和接触塞。半导体基底包括用作有源区的至少一对鳍。半导体柱可以置于鳍的部分之间以连接鳍。接触塞可以设置(或形成)在半导体柱上，并且电连接鳍的顶表面。