公开(公告)号：CN103377700B

公开(公告)日：2017-07-04

申请号：CN201310019946.8

申请日：2013-01-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 池育德

IPC: G11C16/02 ,  G11C16/06

CPC classification number: G11C16/0458 ,  G11C11/5621 ,  H01L29/42348 ,  H01L29/7923

Abstract: 本发明公开了非易失性存储单元和方法。在一种装置中，形成在半导体衬底的一部分中的非易失性存储单元的阵列包括：第一存储单元，具有第一位单元和第二位单元；第二存储单元，具有第三位单元和第四位单元；以及列复用器，耦合至多条列线，列线中的选定一条耦合至第一存储单元和第二存储单元的第一源极/漏极端子并且耦合至第一存储单元和第二存储单元的第二源极/漏极端子，列复用器将电压耦合至连接至对应于数据的第一存储单元的列线中的一条，并且将电压耦合至连接至对应于互补数据的第二存储单元的列线中的一条。公开了用于操作非易失性存储单元的方法。本发明还公开了用于非易失性存储单元的方法和装置。

公开(公告)号：CN101978501B

公开(公告)日：2013-09-04

申请号：CN200980109882.2

申请日：2009-02-24

Applicant: 半导体元件工业有限公司

Inventor： S·S·吉奥格舒 ,  A·P·考斯敏 ,  G·萨玛兰多

IPC: H01L29/00

CPC classification number: G11C16/0458 ,  G11C16/0433 ,  H01L21/823857 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 一种非易失性存储器包括一个或多个EEPROM单元对。每一EEPROM单元对包括三个晶体管并存储两个数据位，从而实际上提供1.5晶体管EEPROM单元。EEPROM单元对包括第一非易失性存储器晶体管、第二非易失性存储器晶体管和源极存取晶体管。源极存取晶体管包括：与第一非易失性存储器晶体管的源极区连续的第一源极区、与第二非易失性存储器晶体管的源极区连续的第二源极区、以及与位于与EEPROM单元对相同的行中的其他非易失性存储器晶体管的源极区连续的第三源极区。

公开(公告)号：CN101410962B

公开(公告)日：2011-05-25

申请号：CN200780011108.9

申请日：2007-02-26

Applicant: 飞思卡尔半导体公司

Inventor： 克雷格·T·斯维夫特 ,  高里尚卡尔·L·真达洛雷 ,  保罗·A·英格索尔

IPC: H01L21/336

CPC classification number: H01L27/115 ,  B82Y10/00 ,  G11C16/0458 ,  G11C2216/06 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/42336 ,  H01L29/66825

Abstract: 一种半导体存储单元包括在半导体层(102)中限定的第一沟槽下面的第一源/漏区。第二源/漏区在半导体层中的第二沟槽下面。用选择栅介质给第一沟槽(108)中的第一选择栅(130-1)和第二沟槽(108)中的第二选择栅(130-2)加衬里。电荷存储叠层覆盖在选择栅上面，且控制栅覆盖在该叠层上面。DSE可包括多晶硅的严谨聚集物。第一和第二选择栅的上表面低于第一和第二沟槽的上表面。控制栅可以是垂直于选择栅而横贯并延伸的连续控制栅。该单元可包括半导体层的接触。控制栅可包括覆盖在第一选择栅上面的第一控制栅和覆盖在第二选择栅上面的第二控制栅。

公开(公告)号：CN101997001A

公开(公告)日：2011-03-30

申请号：CN200910180288.4

申请日：2009-10-13

Applicant: 南亚科技股份有限公司

Inventor： 任兴华

IPC: H01L27/115 ,  G11C16/02 ,  G11C16/10 ,  G11C16/14

CPC classification number: H01L29/7887 ,  G11C16/0458 ,  H01L29/42336

Abstract: 一种快闪存储器单元及快闪存储器单元的操作方法，该快闪存储器单元包含设置于一半导体基板中的一第一电荷攫取区及一第二电荷攫取区、设置于该第一电荷攫取区的一第一侧的该半导体基板中的一第一掺杂区、设置于该第一电荷攫取区的一第二侧的该半导体基板中的一第二掺杂区、隔离该半导体基板与该第一电荷攫取区及该第二电荷攫取区的一第一介电层、设置于该第一电荷攫取区上方的一第一导体、设置于该第二电荷攫取区上方的一第二导体、隔离该第一导体与该第一电荷攫取区且隔离该第二导体与该第二电荷攫取区的一第二介电层，其中该第二电荷攫取区被设置以影响一载流子沟道的导通性，且该载流子沟道设置于该第一电荷攫取区下方的该半导体基板中。

公开(公告)号：CN101978501A

公开(公告)日：2011-02-16

申请号：CN200980109882.2

申请日：2009-02-24

Applicant: 半导体元件工业有限公司

Inventor： S·S·吉奥格舒 ,  A·P·考斯敏 ,  G·萨玛兰多

IPC: H01L29/00

CPC classification number: G11C16/0458 ,  G11C16/0433 ,  H01L21/823857 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 一种非易失性存储器包括一个或多个EEPROM单元对。每一EEPROM单元对包括三个晶体管并存储两个数据位，从而实际上提供1.5晶体管EEPROM单元。EEPROM单元对包括第一非易失性存储器晶体管、第二非易失性存储器晶体管和源极存取晶体管。源极存取晶体管包括：与第一非易失性存储器晶体管的源极区连续的第一源极区、与第二非易失性存储器晶体管的源极区连续的第二源极区、以及与位于与EEPROM单元对相同的行中的其他非易失性存储器晶体管的源极区连续的第三源极区。

公开(公告)号：CN100520980C

公开(公告)日：2009-07-29

申请号：CN02828519.0

申请日：2002-12-16

Applicant: 桑迪士克股份有限公司

Inventor： 尼玛·莫克莱斯 ,  丹尼尔·C·古特曼 ,  杰弗里·S·冈沃尔

IPC: G11C16/26 ,  G11C11/56

CPC classification number: G11C11/5642 ,  G11C16/0458 ,  G11C16/26

Abstract: 本发明提供了多种用于减少非易失性存储器件的读取中所固有的噪声量的方法，该等方法通过将一个插话式激励(例如，一个时间变化电压)施加到单元的某个端子或某些端子作为读取过程的一部分来减少噪声。本发明的各个方面也可扩展到非易失性存储器以外的器件。根据本发明的一个方面，除了将正常的电压电平施加到该单元作为读取过程的一部分之外，还将一个时间变化电压施加到该单元上。一组实施例是仅在读取过程的信号积分时间之前或在积分时间期间将单组或多组交变电压施加到一个浮动栅存储单元的一个或多个端子上。在其它实施例中，可使用其它可再生的外部或内部激励，这些激励是可重复的，其平均影响(从一个积分时间到下一个积分时间)保持充分的恒定以使其具有净的减少噪声的效果。

公开(公告)号：CN101194355A

公开(公告)日：2008-06-04

申请号：CN200580041548.X

申请日：2005-11-07

Applicant: 爱特梅尔公司

Inventor： B·洛耶克

IPC: H01L21/76 ,  H01L21/82

CPC classification number: H01L27/115 ,  B82Y10/00 ,  G11C16/0458 ,  G11C2216/06 ,  H01L21/28114 ,  H01L21/28123 ,  H01L27/11521 ,  H01L29/42332 ,  H01L29/42376

Abstract: 一种具有纳米晶体栅极结构的改进型存储器单元(图20)可以在加工工艺中使用多个沟槽(52，57)来形成。该纳米晶体栅极结构(20)包括在基片(10)上的隧道氧化物层(21)、纳米晶体层(22)以及控制氧化物层(23)。形成第一沟槽(52)，并且在基片中接近第一沟槽底部的地方形成掺杂区域(54，55)。在形成至少一个掺杂区域之后，去除纳米晶体结构(20)的一部分。填充第一沟槽(31)，并且在非常接近于第一沟槽的位置上形成第二沟槽(57)。随后，去除纳米晶体栅极结构(20)在第二沟槽底部附近的第二部分。该加工工艺通过使用多个沟槽来减小纳米晶体栅极结构的尺寸，从而提高存储器单元的性能。

公开(公告)号：CN100379027C

公开(公告)日：2008-04-02

申请号：CN200510051066.4

申请日：2005-03-01

Applicant: 旺宏电子股份有限公司

Inventor： 吕函庭

IPC: H01L29/788 ,  H01L27/115 ,  H01L21/316 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  B82Y10/00 ,  G11C16/0458 ,  H01L27/115 ,  H01L29/7887

Abstract: 本发明是有关于一种用漏极耦合抑制局部分离浮置栅元件的第二位效应的方法。通过适当的设计栅极和漏极重叠的区域，以使漏极耦合系数能被控制，进而在进行逆向读取操作时能有效地抑制第二位效应。然而，改良过的逆向读取方法，例如“提升源极电压Vs”，也可被用来进一步改善漏极耦合效应而没有读取干扰。再者，漏极耦合可以改善沟道热电子注入的效率。

公开(公告)号：CN101079448A

公开(公告)日：2007-11-28

申请号：CN200710104550.8

申请日：2007-05-25

Applicant: 旺宏电子股份有限公司

Inventor： 郭明昌

IPC: H01L29/788 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26

CPC classification number: G11C16/0458 ,  G11C2216/10

Abstract: 一种非易失性存储元件，包括基板与形成于基板上的电介质层。控制栅极与两个浮动栅极形成于电介质层上，所述两个浮动栅极分别形成于控制栅极的两侧。因此，该非易失性存储元件可利用单一多晶硅工艺而形成，该工艺与传统互补金属氧化物半导体场效应晶体管工艺兼容。此外，该器件可储存二位数据，各储存于每一浮动栅极中。该器件可包括两个扩散区域于基板中、并分别接近每一浮动栅极，或包括四个扩散区域、并分别接近每一浮动栅极的每一边缘。

公开(公告)号：CN1329915C

公开(公告)日：2007-08-01

申请号：CN02802264.5

申请日：2002-03-29

Applicant: 三因迪斯克公司

Inventor： 伊利亚侯·哈拉利 ,  乔治·萨玛奇萨 ,  丹尼尔·C.·加特曼 ,  杰克·H.·元

IPC: G11C7/18 ,  G11C16/04

CPC classification number: G11C7/18 ,  G11C7/12 ,  G11C16/0433 ,  G11C16/0458 ,  G11C16/0491

Abstract: 沿着存储单元阵列的列分段(例如，快闪EEPROM系统的)导引线和位线。在一个实施例中，其中一个区段的导引线和位线一次连接到相应的全局导引线和位线。单个导引门区段中包括的存储单元的行数是单个位线线段中包括的行数的倍数，以便具有较少的导引门区段，通过减少导引门所需要的区段选择晶体管的数量，节省了大量的电路面积，因为这些晶体管必须大于用于选择位线线段的晶体管，才能处理更高的电压。在另一个实施例中，将局部导引门线线段结合起来，以便减少它们的数量，然后将每个区段的减少的数量直接与地址解码器连接，而不必在解码器的外面使用许多大型开关晶体管便能选择该区段。