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公开(公告)号：CN110828568A
公开(公告)日：2020-02-21
申请号：CN201910515825.X
申请日：2019-06-14
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L27/092 , H01L21/8238
Abstract: 本公开提供了具有栅极隔离层的半导体器件。一种半导体器件包括：具有第一区和第二区的衬底；第一有源鳍，其在第一区中在第一方向上延伸；第二有源鳍，其在第二区中在第一方向上延伸；第一场绝缘层，其位于第一有源鳍之间，并且在第二方向上延伸；第二场绝缘层，其位于第二有源鳍之间，并且在第二方向上延伸；栅极线，其在第二场绝缘层上在第二方向上延伸，栅极线与第一场绝缘层一起直线地布置；栅极隔离层，其位于第一场绝缘层与栅极线之间；以及栅极间隔件，其在第二方向上延伸，栅极间隔件与第一场绝缘层、栅极线和栅极隔离层中的每一个的两个侧壁接触。
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公开(公告)号：CN113113488A
公开(公告)日：2021-07-13
申请号：CN202011186698.2
申请日：2020-11-02
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L23/48 , H01L21/336
Abstract: 公开了一种半导体器件。该半导体器件包括：栅电极，在衬底上并在第一方向上延伸；源极/漏极图案，在第二方向上彼此间隔开，其中栅电极介于源极/漏极图案之间；栅极接触部，电连接到栅电极；以及有源接触部，电连接到源极/漏极图案中的至少一个。该有源接触部包括：下接触图案，电连接到源极/漏极图案中的至少一个，下接触图案在第一方向上具有第一宽度；以及上接触图案，电连接到下接触图案的顶表面，上接触图案在第一方向上具有小于第一宽度的第二宽度。上接触图案和栅极接触部彼此水平重叠。
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公开(公告)号：CN110739307B
公开(公告)日：2024-11-05
申请号：CN201910529268.7
申请日：2019-06-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括：N型金属氧化物半导体(NMOS)区中的第一鳍图案和第二鳍图案，第一鳍图案和第二鳍图案均沿第一方向纵向延伸，并且通过第一沟槽分开；以及P型金属氧化物半导体(PMOS)区中的第三鳍图案和第四鳍图案，第三鳍图案和第四鳍图案均与第一鳍图案和第二鳍图案中的相应鳍图案平行地沿第一方向纵向延伸，并且通过第二沟槽分开。第一隔离层和第二隔离层分别设置在第一沟槽和第二沟槽中。第一栅电极沿横切第一方向的第二方向纵向延伸，并与第一鳍图案相交。第二栅电极沿第二方向纵向延伸，并与第二鳍图案相交。间隔开的第三栅电极和第四栅电极在第二隔离层上沿第二方向纵向延伸。
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公开(公告)号：CN114649329A
公开(公告)日：2022-06-21
申请号：CN202111075535.1
申请日：2021-09-14
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/48
Abstract: 提供了一种半导体装置。该半导体装置包括：基底，包括外围区域；第一有源图案，在外围区域上；第一源极/漏极图案，在第一有源图案上；第一沟道图案，形成在第一有源图案上并且连接到第一源极/漏极图案，其中，第一沟道图案包括彼此堆叠并且间隔开的半导体图案；第一栅电极，在第一方向上延伸并与第一沟道图案交叉；栅极绝缘层，置于第一栅电极与第一沟道图案之间；第一栅极接触件，设置在第一栅电极上并且在第一方向上延伸；以及第一介电层，置于第一栅电极与第一栅极接触件之间。第一介电层置于第一栅极接触件与第一栅电极之间并且在第一方向上延伸。
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Patent Agency Ranking
公开(公告)号：CN108288584B
公开(公告)日：2023-09-12
申请号：CN201810017146.5
申请日：2018-01-08
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/10 , B82Y40/00
Abstract: 一种纳米片晶体管的制造方法包括：在衬底上形成多个牺牲层和多个沟道层，其中所述牺牲层和所述沟道层交替布置；在最上面的沟道层上形成多个栅极，其中所述栅极彼此间隔开；在所述栅极的每一个上形成掩模；选择性地蚀刻所述栅极之间的牺牲层，其中通过所述蚀刻去除所述栅极之间的所述牺牲层；沿着所述栅极的侧壁以及在已经去除所述牺牲层的区域中沉积间隔件材料；以及蚀刻所述间隔件材料以沿着所述栅极的侧壁形成侧壁间隔件并且在所述沟道层之间形成内间隔件。
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公开(公告)号：CN113345882A
公开(公告)日：2021-09-03
申请号：CN202011194644.0
申请日：2020-10-30
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体装置及其制造方法。所述半导体装置包括：第一有源图案，位于基底上；第一栅电极，与第一有源图案交叉；一对源极/漏极图案，位于第一有源图案的上部分中并且分别处于第一栅电极的相对侧处；第一栅极盖图案，位于第一栅电极上；层间绝缘层，位于源极/漏极图案上；第一有源接触件和第二有源接触件，穿透层间绝缘层并且分别连接到所述一对源极/漏极图案；以及第一互连层，位于第一有源接触件和第二有源接触件上。第一互连层可以包括：第一绝缘结构，覆盖第二有源接触件的顶表面；以及第一互连线，覆盖第一有源接触件的顶表面并且在第一绝缘结构上延伸，并且覆盖第一栅极盖图案的在第一有源接触件与第二有源接触件之间的顶表面。
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公开(公告)号：CN110739307A
公开(公告)日：2020-01-31
申请号：CN201910529268.7
申请日：2019-06-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括：N型金属氧化物半导体(NMOS)区中的第一鳍图案和第二鳍图案，第一鳍图案和第二鳍图案均沿第一方向纵向延伸，并且通过第一沟槽分开；以及P型金属氧化物半导体(PMOS)区中的第三鳍图案和第四鳍图案，第三鳍图案和第四鳍图案均与第一鳍图案和第二鳍图案中的相应鳍图案平行地沿第一方向纵向延伸，并且通过第二沟槽分开。第一隔离层和第二隔离层分别设置在第一沟槽和第二沟槽中。第一栅电极沿横切第一方向的第二方向纵向延伸，并与第一鳍图案相交。第二栅电极沿第二方向纵向延伸，并与第二鳍图案相交。间隔开的第三栅电极和第四栅电极在第二隔离层上沿第二方向纵向延伸。
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公开(公告)号：CN110581130A
公开(公告)日：2019-12-17
申请号：CN201910124739.6
申请日：2019-02-15
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/78
Abstract: 提供了一种半导体装置。所述半导体装置包括第一杂质区、沟道图案、第二杂质区、栅极结构、第一接触图案、第二接触图案和间隔件。第一杂质区可形成在基底上。沟道图案可从基底的上表面突出。第二杂质区可形成在沟道图案上。栅极结构可形成在沟道图案的侧壁以及与沟道图案相邻的基底上，并且栅极结构可包括栅极绝缘图案和栅电极。第一接触图案可与第二杂质区的上表面接触。第二接触图案可与栅电极的表面接触。间隔件可形成在第一接触图案与第二接触图案之间。间隔件可围绕第二接触图案的侧壁的一部分，并且间隔件可与第一接触图案和第二接触图案中的每个接触图案的侧壁接触。
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公开(公告)号：CN108288584A
公开(公告)日：2018-07-17
申请号：CN201810017146.5
申请日：2018-01-08
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/10 , B82Y40/00
Abstract: 一种纳米片晶体管的制造方法包括：在衬底上形成多个牺牲层和多个沟道层，其中所述牺牲层和所述沟道层交替布置；在最上面的沟道层上形成多个栅极，其中所述栅极彼此间隔开；在所述栅极的每一个上形成掩模；选择性地蚀刻所述栅极之间的牺牲层，其中通过所述蚀刻去除所述栅极之间的所述牺牲层；沿着所述栅极的侧壁以及在已经去除所述牺牲层的区域中沉积间隔件材料；以及蚀刻所述间隔件材料以沿着所述栅极的侧壁形成侧壁间隔件并且在所述沟道层之间形成内间隔件。
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