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公开(公告)号：CN118231406A
公开(公告)日：2024-06-21
申请号：CN202410215879.5
申请日：2024-02-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/82 , H01L29/06 , H01L29/423
Abstract: 一种半导体器件，包括在第一栅极堆叠件的背侧上的背侧栅极蚀刻停止层(ESL)，其中多个第一纳米结构与背侧栅极ESL重叠。背侧栅极ESL可以包括高k介电材料。半导体器件还包括在第一源极/漏极区之间延伸的多个第一纳米结构和在多个第一纳米结构上方并在第二源极/漏极区之间伸展的多个第二纳米结构。第一栅极堆叠件设置在多个第一纳米结构周围，并且在第一栅极堆叠件上方的第二栅极堆叠件设置于多个第二纳米结构周围。背侧栅极接触件延伸穿过背侧栅极ESL以电耦合到第一栅极堆叠件。本申请的实施例还公开了一种形成半导体器件的方法。
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公开(公告)号：CN118231405A
公开(公告)日：2024-06-21
申请号：CN202311708004.0
申请日：2023-12-13
Applicant: 罗姆股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L21/762
Abstract: 本发明提供一种半导体装置，其混载有各自为了实现所希望的特性而具有较佳结构的多个元件。本发明的半导体装置包含：半导体芯片，具有元件主面；第1元件，形成在元件主面，包含DTI结构作为元件结构的一部分；第2元件，形成在元件主面，与第1元件分离，包含STI结构；及第3元件，形成在元件主面，与第1元件及第2元件分离，包含LOCOS结构。
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公开(公告)号：CN111415933B
公开(公告)日：2024-06-21
申请号：CN201910079079.4
申请日：2019-01-28
Applicant: 力晶积成电子制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明公开一种半导体元件及其制造方法，该半导体元件包括基底、隔离结构、阻障结构、第一导体层、第二导体层、第一栅介电层以及第二栅介电层。基底具有第一区与第二区。阻障结构位于隔离结构上。第一导体层位于第一区上。第二导体层位于第二区上。第一栅介电层位于第一导体层与第一区的基底之间。第二栅介电层位于第二导体层与第二区的基底之间。隔离结构分隔第一栅介电层与第二栅介电层。
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公开(公告)号：CN110970433B
公开(公告)日：2024-06-21
申请号：CN201910891256.9
申请日：2019-09-20
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 提供了半导体器件。半导体器件包括：衬底，其包括有源图案；栅电极，其在第一方向上延伸并且与在第二方向上延伸的有源图案相交；分离结构，其与有源图案相交并且在第一方向上延伸；第一栅极介电图案，其设置在栅电极的侧表面上；第二栅极介电图案，其设置在分离结构的侧表面上；和栅极封盖图案，其覆盖栅电极的顶表面。分离结构的顶表面的水平高度高于栅极封盖图案的顶表面的水平高度。
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公开(公告)号：CN118198068A
公开(公告)日：2024-06-14
申请号：CN202410207652.6
申请日：2024-02-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明涉及一种互补型场效应晶体管(CFET)器件及其制备方法，其特点在于在同一器件沟道阵列中同时制备全包围栅结构n、p型晶体管，并通过对不同沟道区域设置不同材料、厚度的功函数层，分别调控CFET器件n、p型晶体管的阈值电压，且其制备工艺实现较为简单，可兼容常规CMOS工艺节点，具有良好的市场应用前景。
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Patent Agency Ranking
公开(公告)号：CN118198067A
公开(公告)日：2024-06-14
申请号：CN202410207242.1
申请日：2024-02-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明涉及一种多阈值纳米片全包围栅场效应晶体管(GAAFET)器件阵列及其制备方法，其特点在于设置沟道区，跨设于所述空腔之上，包括第一沟道和第二沟道，所述第一沟道和第二沟道的厚度不同，得到不同厚度的纳米片。此外，对第一沟道和第二沟道设置不同厚度的功函数层，进一步控制不同沟道区域器件的阈值电压。本发明通过调控纳米片的不同厚度与沟道间距以及金属栅电极厚度以精确控制并实现GAAFET的多阈值，且其制备工艺实现较为简单，可兼容常规CMOS工艺节点，具有良好的市场应用前景。
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公开(公告)号：CN118173561A
公开(公告)日：2024-06-11
申请号：CN202410084681.8
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/48
Abstract: 方法包括：形成包括交替设置的伪层和半导体层的多层堆叠件；以及在多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件。多个伪栅极堆叠件中的两个彼此紧邻，并且在它们之间具有间隔。在多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域重叠。方法还包括：用多个替换栅极堆叠件替换多个伪栅极堆叠件；用第一介电隔离区域替换多个替换栅极堆叠件中的第一个；在间隔中形成深接触插塞；在深接触插塞上方形成前侧通孔；以及在深接触插塞下方形成背侧通孔，其中，前侧通孔通过深接触插塞电连接至背侧通孔。本申请的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN118173560A
公开(公告)日：2024-06-11
申请号：CN202311694599.9
申请日：2023-12-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 提供了半导体结构及其形成方法。根据本公开实施例的半导体结构包括：半导体主体的沟道区域，升高至隔离部件之上；栅极结构，包裹在沟道区域上方；源极/漏极部件，与沟道区域的侧壁接触；背侧硅化物层，设置在源极/漏极部件的底面上；以及背侧接触部件，延伸穿过隔离部件以接触背侧硅化物层的底面。背侧接触部件的侧壁通过第一背侧接触蚀刻停止层(CESL)和第二背侧CESL与隔离部件间隔开。
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公开(公告)号：CN118173506A
公开(公告)日：2024-06-11
申请号：CN202410178580.7
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本文公开了用于堆叠器件结构的接合和隔离技术。示例性方法包括：在第一器件组件上形成第一绝缘层；在第二器件组件上形成第二绝缘层；以及接合第一绝缘层和第二绝缘层。接合提供了堆叠结构，堆叠结构包括位于第二器件组件上方的第一器件组件以及它们之间的隔离结构(由接合至第二绝缘层的第一绝缘层形成)。隔离结构包括具有第一成分的第一部分和具有与第一成分不同的第二成分的第二部分。方法还包括处理堆叠结构以形成设置在第二器件上方的第一器件，其中隔离结构将第一器件和第二器件分隔开。第一绝缘层和第二绝缘层可以包括相同或不同的材料。本申请的实施例还涉及堆叠器件结构及其形成方法。
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公开(公告)号：CN118160094A
公开(公告)日：2024-06-07
申请号：CN202280071806.2
申请日：2022-10-21
Applicant: 株式会社半导体能源研究所
IPC: H01L27/092 , H01L21/336 , H01L21/8234 , H01L21/8238 , H01L27/06 , H01L27/088 , H01L29/786 , H01L29/788 , H01L29/792 , H10B12/00
Abstract: 提供一种实现小型化的半导体装置。该半导体装置包括第一层以及第一层上的第二层。第一层包括在沟道形成区域中含有硅的p沟道型第一晶体管。第二层包括在沟道形成区域中含有金属氧化物的n沟道型第二晶体管。由第一晶体管和第二晶体管构成CMOS电路。第一晶体管的沟道长度比第二晶体管的沟道长度长。
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