一种栅压自举开关电路
    83.
    发明公开

    公开(公告)号:CN115865091A

    公开(公告)日:2023-03-28

    申请号:CN202211562524.0

    申请日:2022-12-07

    Abstract: 本申请公开了一种栅压自举开关电路,包括:采样模块,用于基于第一时钟信号、第二时钟信号以及电源电压,控制第一节点的电压,基于所述第一节点的电压,对输入端接入的输入信号进行电压采样;采样开关模块,用于基于所述第一节点的电压以及所述第二时钟信号,控制所述输入端与输出端的导通状态;所述采样开关模块包括采样开关管;其中,所述采样开关管关断时,所述采样开关模块关断,所述输入端与所述输出端断路,所述采样开关管的衬底与接地端通路;所述采样开关管导通时,所述采样开关模块导通,所述输入端与所述输出端通路,所述采样开关管的衬底与接地端断路。本申请技术方案解决了采样开关管的衬偏效应导致的信号失真问题,提高了开关精度。

    一种静态随机存取存储器及其存储单元

    公开(公告)号:CN115798542A

    公开(公告)日:2023-03-14

    申请号:CN202211537611.0

    申请日:2022-12-02

    Abstract: 本申请公开了一种静态随机存取存储器及其存储单元,该存储单元包括:第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管和第八开关管;第七开关管的第一端为第一信号输入端;第七开关管的第二端连接第三开关管的第二端;第八开关管的第一端为第二信号输入端;第八开关管的第二端连接第四开关的第二端;若存储单元处于读写状态,第三开关管、第四开关管、第七开关管和第八开关管处于打开状态;若存储单元处于保持状态,第三开关管、第四开关管、第七开关管和第八开关管处于关断状态。实现了输入数据的多点存储,在一定程度上防止存储单元受到粒子轰击或者外界影响时丢失数据,提高存储单元存储数据的正确性。

    一种DMA数据传输的系统和方法
    85.
    发明公开

    公开(公告)号:CN115718711A

    公开(公告)日:2023-02-28

    申请号:CN202211520529.7

    申请日:2022-11-30

    Abstract: 本申请提供了一种DMA数据传输的系统和方法,该系统包括:仲裁器、数据通道模块、寄存器和控制列表模块;仲裁器接收外部设备发送的数据传输请求,构建两级或多级缓存区,将数据传输请求存储到缓存区中;仲裁器从缓存区中获取数据传输请求,为数据传输请求分配对应的数据通道;寄存器接收外部设备发送的配置信息,将配置信息发送给控制列表模块;控制列表模块根据配置信息,生成控制信号,将控制信号发送给数据通道模块;数据通道模块根据控制信号获取DMA数据,将DMA数据通过数据通道进行传输。本申请中,仲裁器在仲裁请求之前,构建缓存区,用于存放接收的数据传输请求,减少数据通道一次传输后的等待时间,提高了DMA数据的传输速率。

    一种三维堆叠半导体器件的制作方法

    公开(公告)号:CN115377006B

    公开(公告)日:2023-02-28

    申请号:CN202211290485.3

    申请日:2022-10-21

    Abstract: 本申请公开了一种三维堆叠半导体器件的制作方法,可应用于半导体器件制造技术领域,该方法中,先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构;然后蚀刻出有源区结构,并在有源区结构上依次进行淀积、选择性蚀刻和氧化,实现氧化物在水平方向上闭合;接下来去除第一假栅结构,并为去除第一假栅结构的有源区结构构建浅槽隔离;再进行选择性蚀刻,去除部分源区,并淀积第二假栅结构,通过填充形成栅结构;最后根据有源区结构,对源端和漏端进行开孔淀积,形成金属‑半导体化合物;并向源端和漏端开孔内填充接触孔金属,形成金属互连线。由此,通过外延叠层、选择性蚀刻及氧化的方式,减小了半导体器件的互连电阻以及RC延迟。

    一种体硅金属栅极制作工艺优化方法

    公开(公告)号:CN115588613A

    公开(公告)日:2023-01-10

    申请号:CN202211309441.0

    申请日:2022-10-25

    Abstract: 本发明公开了一种体硅金属栅极制作工艺优化方法,其可满足金属栅极的小尺寸制作要求,可避免金属栅极的宽度不一致或宽度增加的问题出现,制作工艺步骤包括:提供衬底,在衬底上制作多晶硅栅极,在多晶硅栅极的外表面依次形成侧墙、刻蚀停止层、层间介质层,对层间介质层、刻蚀停止层、侧墙、多晶硅栅极的顶端进行依次研磨,刻蚀研磨后剩余的多晶硅栅极,形成第一固定宽度的刻蚀槽,沉积薄膜,刻蚀层间介质层、刻蚀停止层、侧墙的上表面的薄膜及刻蚀槽内底端的薄膜,刻蚀槽内的薄膜之间的宽度为第二固定宽度,沉积金属栅材料,对层间介质层、刻蚀停止层、侧墙的上表面的金属栅材料以及刻蚀槽中的金属栅材料的上部进行研磨,形成金属栅极。

    一种MIMCAP电容加工工艺优化方法

    公开(公告)号:CN115565996A

    公开(公告)日:2023-01-03

    申请号:CN202211360679.6

    申请日:2022-11-02

    Abstract: 本发明公开了一种MIMCAP电容加工工艺优化方法,其可防止下层TiN薄膜损坏,可避免底层金属层损耗,MIMCAP电容分布于芯片,芯片包括衬底、金属层、前置层、MIMCAP电容,MIMCAP电容包括下极板、层间介质层、上极板,上极板包括第一铝层、下层TiN薄膜、上层TiN薄膜,下层TiN薄膜、上层TiN薄膜分别位于第一铝层下表面、上表面,工艺优化方法包括:在前置层的上方依次制备下极板、层间介质层、上极板,制备上极板的方式包括:在层间介质层的上表面依次生长下层TiN薄膜、第一铝层、上层TiN薄膜,其中,第一铝层的生长温度为270℃,下层TiN薄膜的生长温度为270℃,且最终获得的下层TiN薄膜的厚度大于等于

    一种接触电阻率的提取方法、装置、设备及存储介质

    公开(公告)号:CN115422871A

    公开(公告)日:2022-12-02

    申请号:CN202211290513.1

    申请日:2022-10-21

    Abstract: 本申请公开了一种接触电阻率的提取方法,所述方法包括:基于矩形传输线模型拟合的关于第一电阻与两个接触孔间半导体长度之间的关系的第一曲线,获取半导体方阻的值;基于阶梯传输线模型拟合的关于第二电阻与阶梯区域长度之间的关系的第二曲线,计算金属方阻的值、接触电阻的值以及传输长度的值;阶梯传输线模型以阶梯区域电阻长度与半导体电阻长度之和不变的方式获得;根据半导体方阻的值、金属方阻的值、接触电阻的值以及传输长度的值,提取接触电阻率。阶梯传输线模型以改变阶梯区域电阻长度与半导体电阻长度的方式得到,降低LTLM结构对工艺窗口的要求。

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