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公开(公告)号：CN101587741B
公开(公告)日：2011-12-07
申请号：CN200910134149.8
申请日：2009-04-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/18 , G11C11/413
Abstract: 一种字线追踪系统，包括行空白的存储器单元、自我时序产生器、电压至电流转换器、电流至电压转换器与线。空白的存储器单元行与一行或多行普通的存储器单元具有大体相同的结构，并包括具有相对的第一末端与第二末端的空白字线，其中第一末端耦接至空白字线驱动器。自我时序产生器用以接收时钟脉冲信号并为空白字线驱动器产生与时钟脉冲信号同步的脉冲信号，以及具有第一端点用以接收反馈信号并用以决定脉冲信号的下降沿。电压至电流转换器耦接至第二末端。电流至电压转换器耦接至第一端点。线用以耦接电压至电流转换器至电流至电压转换器。本发明可有效解决现有技术存在的问题，在字线的远端仍可维持适当的脉冲宽度，不会最后造成功能失效。
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公开(公告)号：CN101866688A
公开(公告)日：2010-10-20
申请号：CN201010164146.1
申请日：2010-04-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4193 , H01L27/02
CPC classification number: H01L27/1104 , G11C11/419
Abstract: 本发明公开了一种维持器、集成电路及存取方法，该维持器适用于一集成电路。上述维持器包括一第一晶体管以及一第二晶体管。上述第一晶体管具有一第一栅极耦接于一反相器的一输出端。上述第二晶体管以串联方式耦接于上述第一晶体管。上述第二晶体管具有一第二栅极耦接于上述反相器的一输入端。本发明可以解决传统维持器的在感测电路的输出端引起从低至高电压状态的转变延迟的问题。
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公开(公告)号：CN101859600A
公开(公告)日：2010-10-13
申请号：CN201010155572.9
申请日：2010-04-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/413 , G11C5/063
Abstract: 本发明公开了一种集成电路结构，包括：一有源电源供应线；一数据保持电源供应线；以及一存储器宏，连接至该有源电源供应线与该数据保持电源供应线，该存储器宏包括：一存储器晶格阵列；以及一开关，用以切换该存储器晶格阵列，而使其连接至该有源电源供应线，或使其连接至该数据保持电源供应线，其中该数据保持电源供应线位于该存储器宏的外部。本发明的存储器可在不牺牲其数据保持力的同时降低漏电流，也不会造成芯片面积上的空间浪费。
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公开(公告)号：CN101183558B
公开(公告)日：2010-05-26
申请号：CN200710096701.X
申请日：2007-04-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08 , G11C11/413
CPC classification number: G11C11/412 , G11C8/08
Abstract: 本发明公开一种字符线驱动器(IC)，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。
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公开(公告)号：CN100444386C
公开(公告)日：2008-12-17
申请号：CN200610075841.4
申请日：2006-04-20
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李政宏
CPC classification number: H01L21/765 , H01L27/0629 , H01L27/0921
Abstract: 本发明提供一种半导体基底上的防护环系统，用以保护一集成电路。一第一防护环区域形成于该基底中的一阱区中。一第一电容形成于该第一防护环区域中。该电容包含有二阱接触区以及一第一介电层。该二阱接触区形成于该阱区中，且偏压于一第一供应电压。该第一介电层设于该二阱接触区之间，具有一第一边与该阱区接触。与该第一供应电压互补的一第二供应电压是提供与该第一介电层的一第二边，以于该第一介电层造成跨压，而提供一内建的局部电容。本发明所述半导体基底上的防护环系统，增加了空穴收集的能力。
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Patent Agency Ranking
公开(公告)号：CN101183558A
公开(公告)日：2008-05-21
申请号：CN200710096701.X
申请日：2007-04-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08 , G11C11/413
CPC classification number: G11C11/412 , G11C8/08
Abstract: 本发明公开一种集成电路(IC)，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。
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公开(公告)号：CN101178926A
公开(公告)日：2008-05-14
申请号：CN200710104212.4
申请日：2007-05-23
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李政宏
IPC: G11C5/14
CPC classification number: G11C11/417 , G11C5/14
Abstract: 本发明公开一种半导体动态电源装置，该装置包括至少一切换电路和至少一电压推进电路，其中所述切换电路耦接于一电源与一电力接受电路之间，所述电压推进电路耦接于一控制电路与所述电力接受电路之间，其中所述控制电路用于开启或关闭所述切换电路，并且使能或禁能所述电压推进电路。该半导体动态电源装置能够提供较低的电压状态，有利于降低电力接受电路的备用损漏量。
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公开(公告)号：CN118486348A
公开(公告)日：2024-08-13
申请号：CN202410002231.X
申请日：2024-01-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C7/12 , G11C7/10 , G11C8/08
Abstract: 本发明的实施例提供了一种存储器电路，包括阵列，所述阵列包括多个存储器单元；驱动器，其可操作地连接到所述阵列并且被配置为提供控制对所述多个存储器单元中的一个或多个的存取的存取信号；以及可操作地连接到驱动器的时序控制器。时序控制器被配置为：接收控制信号；以及响应于所述控制信号从第一逻辑状态转换到第二逻辑状态，在包含第一阶段和第二阶段的单个时钟周期内调整所述存取信号的脉冲宽度，其中所述第一阶段包括读取存储在所述一个或多个存储器单元中的第一存储器单元中的第一数据位，并且所述第二阶段包括将第二数据位写入所述第一存储器单元中。本发明的实施例还提供了一种操作存储器电路的方法。
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公开(公告)号：CN114974352A
公开(公告)日：2022-08-30
申请号：CN202110944807.0
申请日：2021-08-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C7/06 , G11C7/10
Abstract: 一种记忆体装置及其操作该记忆体装置的方法，记忆体装置包括多个记忆体阵列和控制器其具有多个缓冲器，这些缓冲器包括连接到第一记忆体阵列的第一缓冲器和连接到第二记忆体阵列的第二缓冲器，第一和第二记忆体阵列设置在控制器的相对两侧。记忆体装置可包括第一导线，在第一方向上延伸且连接到第一缓冲器；第二导线，在第一方向上延伸且连接到第二缓冲器；以及第三导线，连接到第一导线和第二导线，且电性连接到控制器，而第一导线和第二导线有基本上相同的长度。
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公开(公告)号：CN114927531A
公开(公告)日：2022-08-19
申请号：CN202210111660.1
申请日：2022-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118
Abstract: 本发明的实施例公开了组合电路、集成电路及其制造方法。诸如集成电路器件的电路器件由包括两个或更多个级联晶体管以及布置在级联晶体管上方的一个或多个金属层的组合电路构成。级联晶体管包括多个内部节点(例如，公共源极/漏极区)。多个内部节点不连接到一个或多个金属层中的公共金属带(相同的金属带)。内部节点和公共金属带之间不存在连接，可以减少或消除内部节点上的负载。级联晶体管中的晶体管彼此独立。
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