公开(公告)号：CN101350322A

公开(公告)日：2009-01-21

申请号：CN200810095578.4

申请日：2008-04-29

申请人： 台湾积体电路制造股份有限公司

发明人： 李建勋 ,  赵智杰 ,  宋明忠 ,  郭祖宽

IPC分类号： H01L21/60

CPC分类号： H01L24/97 ,  H01L21/563 ,  H01L23/49827 ,  H01L24/13 ,  H01L24/16 ,  H01L24/29 ,  H01L24/30 ,  H01L24/81 ,  H01L24/83 ,  H01L24/94 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/16225 ,  H01L2224/29101 ,  H01L2224/2919 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/81193 ,  H01L2224/81801 ,  H01L2224/83192 ,  H01L2224/83194 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/00 ,  H01L2224/0401

摘要： 本发明提供一种封装及形成集成电路结构的方法，包括提供其表面上具有接合导体的晶圆，并涂抹混合底胶至晶圆的表面上。混合底胶包括底胶材料及助熔剂材料。在涂抹混合底胶的步骤后，将芯片接合至晶圆上，且使得芯片上的焊料凸块与接合导体连接。本发明能够减小接合在晶圆上的芯片间的距离，节省晶圆范围，并减少工艺时间。

公开(公告)号：CN100373597C

公开(公告)日：2008-03-05

申请号：CN200510083005.6

申请日：2005-07-12

申请人： 台湾积体电路制造股份有限公司

发明人： 李新辉 ,  李建勋

IPC分类号： H01L23/28 ,  H01L21/56

CPC分类号： H01L21/563 ,  H01L24/29 ,  H01L2224/0554 ,  H01L2224/05567 ,  H01L2224/05573 ,  H01L2224/16225 ,  H01L2224/26175 ,  H01L2224/32225 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2224/83102 ,  H01L2224/92125 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01075 ,  H01L2924/01082 ,  H01L2924/14 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2924/3512 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： 一种集成电路芯片封装结构及其底部填充胶工艺，利用粘结材料以降低集成电路封装结构上倒装芯片边角的应力。此工艺包含提供位于承载基板上的屏蔽结构，于承载基板上黏附倒置的倒装芯片之锡铅凸块，再由倒装芯片与基板之间的多个注入点沿着倒装芯片的边缘注入粘结材料，再顺着粘结材料四周注入密封材料。当进行粘结材料及密封材料填充于集成电路封装之底部填充胶工艺时，屏蔽结构可降低倒装芯片边角的应力。此工艺亦可防止倒装芯片上介电层剥离的情形发生。

公开(公告)号：CN118352342A

公开(公告)日：2024-07-16

申请号：CN202410328560.3

申请日：2024-03-21

申请人： 台湾积体电路制造股份有限公司

发明人： 王宗鼎 ,  李建勋 ,  侯上勇 ,  侯皓程 ,  陈衿良

IPC分类号： H01L23/538 ,  H01L21/768

摘要： 封装结构包括：中介层，包括前侧和与前侧相对的背侧；上部模制结构，位于中介层的前侧上，并且包括上部模制层和位于上部模制层中的半导体管芯；以及下部模制结构，位于中介层的背侧上，并且包括下部模制层和位于下部模制层中的衬底部分，其中，衬底部分包括通过中介层电耦接至半导体管芯的导电层。本申请的实施例还涉及形成封装结构的方法。

公开(公告)号：CN117423628A

公开(公告)日：2024-01-19

申请号：CN202311146462.X

申请日：2023-09-06

申请人： 台湾积体电路制造股份有限公司

发明人： 王政安 ,  林圣奇 ,  侯皓程 ,  王宗鼎 ,  李建勋

IPC分类号： H01L21/60 ,  H01L23/482 ,  H01L23/485

摘要： 实施例提供了执行用于器件晶圆的载体切换、附接第二晶圆和去除第一晶圆的方法。缓冲层沉积在器件晶圆上方，缓冲层减少了器件晶圆表面的形貌。在载体切换之后，从缓冲层去除线上薄膜层，并且然后至少部分去除缓冲层。本申请的实施例还提供了半导体器件及其形成方法。

公开(公告)号：CN116435197A

公开(公告)日：2023-07-14

申请号：CN202310290020.6

申请日：2023-03-23

申请人： 台湾积体电路制造股份有限公司

发明人： 侯皓程 ,  王宗鼎 ,  郑荣伟 ,  梁裕民 ,  李建勋 ,  侯上勇 ,  陈玮佑 ,  张向晴 ,  潘国龙 ,  郑淑蓉 ,  林圣奇

IPC分类号： H01L21/50 ,  H01L21/56 ,  H01L23/31 ,  H01L23/48 ,  H01L23/538 ,  H01L25/00

摘要： 方法包括形成复合封装衬底。复合封装衬底的形成包括：将互连管芯密封在密封剂中，其中互连管芯中包括多个通孔；以及在互连管芯的相对侧上形成第一多个再分布线(RDL)和第二多个RDL。方法还包括：将有机封装衬底接合至复合封装衬底；以及将第一封装组件和第二封装组件接合至第一多个RDL。第一封装组件和第二封装组件通过互连管芯和第一多个RDL电互连。本申请的实施例还涉及封装件及其形成方法。

公开(公告)号：CN109585391B

公开(公告)日：2020-12-11

申请号：CN201811132809.4

申请日：2018-09-27

申请人： 台湾积体电路制造股份有限公司

发明人： 刘重希 ,  李建勋 ,  吴俊毅 ,  侯皓程 ,  林鸿仁 ,  郑荣伟 ,  王宗鼎 ,  梁裕民 ,  邹立为

IPC分类号： H01L23/31 ,  H01L23/48

摘要： 一种示例性半导体封装件包括裸半导体芯片，邻近裸半导体芯片的封装的半导体芯片，以及接合至裸半导体芯片和封装的半导体芯片的再分布结构。再分布结构包括具有第一厚度的第一再分布层；具有第二厚度的第二再分布层；位于第一再分布层和第二再分布层之间的第三再分布层。第三再分布层具有大于第一厚度和第二厚度的第三厚度。该封装件还包括设置在裸半导体芯片和再分布结构之间的底部填充物，以及密封裸半导体芯片、封装的半导体芯片和底部填充物的模塑料。本发明实施例涉及半导体封装件及其形成方法。

公开(公告)号：CN107039338B

公开(公告)日：2020-07-17

申请号：CN201611191301.2

申请日：2016-12-21

申请人： 台湾积体电路制造股份有限公司

发明人： 吴俊毅 ,  李建勋 ,  周淳朴 ,  薛福隆

IPC分类号： H01L21/768

摘要： 本发明的实施例提供用于制造互连结构的方法以及互连结构。该方法包括：在衬底中形成开口；在开口中形成低k介电块；在低k介电块中形成至少一个通孔；以及在通孔中形成导体。该互连结构包括衬底、介电块和导体。衬底具有位于其中的开口。介电块位于衬底的开口中。介电块具有位于其中的至少一个通孔。介电块的介电常数小于衬底的介电常数。导体位于介电块的通孔中。

公开(公告)号：CN111106020A

公开(公告)日：2020-05-05

申请号：CN201910162653.2

申请日：2019-03-05

申请人： 台湾积体电路制造股份有限公司

发明人： 陈建勋 ,  蔡侑伶 ,  吴俊毅 ,  李建勋 ,  刘重希

IPC分类号： H01L21/60 ,  H01L23/31 ,  H01L23/522

摘要： 在一个实施例中，一种器件包括：第一集成电路管芯，具有第一接触区域和第一非接触区域；密封剂，接触第一集成电路管芯的侧面；介电层，接触密封剂和第一集成电路管芯，介电层具有位于第一接触区域上方的第一部分、位于第一非接触区域上方的第二部分以及位于密封剂的部分上方的第三部分；以及金属化图案，包括：第一导电通孔，延伸穿过介电层的第一部分，以接触第一集成电路管芯；以及导线，沿着介电层的第二部分和第三部分延伸，导线具有沿介电层的第二部分的直线部分和沿介电层的第三部分的第一弯折部分。本发明的实施例涉及集成电路封装件和方法。

公开(公告)号：CN110323143A

公开(公告)日：2019-10-11

申请号：CN201910245042.4

申请日：2019-03-28

申请人： 台湾积体电路制造股份有限公司

发明人： 余振华 ,  李建勋 ,  吴俊毅

IPC分类号： H01L21/56 ,  H01L23/31 ,  H01L23/485 ,  H01L21/60 ,  H01L23/488 ,  H01L23/49

摘要： 一种方法包括将第一封装件接合到第二封装件以形成第三封装件，其中第一封装件是InFO封装件，InFO封装件包括：第一多个封装组件；第一密封材料，将第一多个封装组件密封在其中。第一多个封装组件包括器件管芯。该方法还包括将第三封装件的至少一部分放入PCB中的凹槽中，其中凹槽从PCB的顶面延伸到PCB的顶面和底面之间的中间层级。实施引线接合以将第三封装件电连接到PCB。本发明的实施例还涉及包括多芯片模块的电子卡。

公开(公告)号：CN105895623B

公开(公告)日：2019-07-16

申请号：CN201510656779.7

申请日：2015-10-12

申请人： 台湾积体电路制造股份有限公司

发明人： 余振华 ,  郑荣伟 ,  王宗鼎 ,  李建勋

IPC分类号： H01L25/04 ,  H01L23/31 ,  H01L21/56

CPC分类号： H01L21/568 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/73267 ,  H01L2224/9222 ,  H01L2924/15153 ,  H01L2924/18162

摘要： 本发明涉及用于半导体封装件的衬底设计及其形成方法。一种示例性器件，包括：第一管芯；沿着第一管芯的侧壁延伸的第一模塑料；和位于第一管芯和第一模塑料上的一个或多个第一重分布层(RDL)。该器件还包括：包括多个第二管芯的器件封装件，其中，器件封装件接合至一个或多个第一RDL的与第一管芯和第一模塑料相对的表面上。封装件衬底接合至一个或多个第一RDL的相对的表面上。封装件衬底电连接至第一管芯和多个第二管芯。