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公开(公告)号：CN117116803A
公开(公告)日：2023-11-24
申请号：CN202310960993.6
申请日：2023-08-01
申请人： 上海华力集成电路制造有限公司
发明人： 张杰
摘要： 本发明公开了一种半导体设备的工艺腔结构，包括气体喷淋头，设置在工艺腔的一个面上。气体喷淋头上具有均匀分布的气孔供气体通入到工艺腔内部。气体喷淋头采用具有导电性和透明性的材料组成。气体喷淋头作为一个电极并和射频源连接，在工艺腔的工艺过程中，气体喷淋头将所连接的射频源提供的射频信号传入到工艺腔内部以及将工艺气体通入到工艺腔内部，工艺气体被射频信号激发形成等离子体。利用气体喷淋头为透明结构的性质，从工艺腔外部实现对等离子体辉光的实时监控。本发明能在保持腔体工艺能力得到保持的条件下，进一步实现对腔体内部进行实时监控。
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公开(公告)号：CN117096023A
公开(公告)日：2023-11-21
申请号：CN202311085944.9
申请日：2023-08-25
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/28 , H01L27/02 , H01L29/423
摘要： 本发明提供一种基于高K金属栅平台的poly电阻形成方法，提供衬底，在衬底上形成有poly电阻区和器件区，poly电阻区与器件区上均形成有伪栅多晶硅层，伪栅多晶硅层的侧壁均形成有侧墙结构，在衬底上形成覆盖伪栅多晶硅层、侧墙结构的第一刻蚀停止层，形成覆盖第一刻蚀停止层的零层间介质层，研磨零层间介质层至伪栅多晶硅层裸露；在零层间介质层、伪栅多晶硅层上形成硬掩膜层，之后在硬掩膜层上形成第一光刻胶层，光刻打开第一光刻胶层使得poly电阻区中的硬掩膜层选择性地裸露，刻蚀去除裸露的硬掩膜层。本发明在高K金属栅制造工艺中为电路设计提供更多阻值选择，为设计复晶硅熔线结构的一次性写入提供了可行性。
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公开(公告)号：CN117096021A
公开(公告)日：2023-11-21
申请号：CN202311085093.8
申请日：2023-08-25
申请人： 上海华力集成电路制造有限公司
发明人： 汪韬
IPC分类号： H01L21/28 , H01L27/092 , H01L29/417
摘要： 本发明提供一种抬升源漏极的形成方法，包括：步骤1)提供一半导体结构；步骤2)于半导体结构的表面沉积第一侧壁层；步骤3)于第一栅极结构的侧壁形成第一侧墙；步骤4)于第一栅极结构两侧的源漏区生长第一源漏极外延层；步骤5)于通过步骤4)所形成结构的表面形成硬掩膜层；步骤6)于第二栅极结构的侧壁形成第二侧墙；步骤7)于第二栅极结构两侧的源漏区生长第二源漏栅极外延层；步骤8)对通过步骤7)形成的结构进行低温氧化处理工艺；步骤9)利用干法刻蚀工艺去除硬掩膜层。通过本发明解决了现有的干法刻蚀去除硬掩膜层时，NMOS源漏栅极外延层厚度减少量不稳定，从而导致器件稳定性差的问题。
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公开(公告)号：CN117059575A
公开(公告)日：2023-11-14
申请号：CN202311007104.0
申请日：2023-08-10
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/8238
摘要： 本发明提供一种改善高压器件隔离效果的方法，提供衬底，在衬底上的高压器件区的有源区上形成预设深度的凹槽；在衬底上的高压器件区的有源区上形成STI，STI位于凹槽的边缘处，使得高压器件区的有源区上的STI沟槽深度为目标值。本发明能够较好解决高压器件区中STI沟槽深度降低的问题，提高了隔离效果，改善了器件的性能。
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公开(公告)号：CN111862076B
公开(公告)日：2023-11-14
申请号：CN202010751385.0
申请日：2020-07-30
申请人： 上海华力集成电路制造有限公司
发明人： 张思琦
摘要： 本发明涉及改善亮场缺陷检测过程中因色差导致杂讯的方法，涉及半导体集成电路制造技术，对于位于晶圆边缘的芯片单元，选择位于晶边与晶圆面内半径r1覆盖的圆形区域之间的位于晶圆边缘的弧形区域内的相距最近的至少两芯片单元，其中的一芯片单元为被检测芯片单元，其它芯片单元为参考芯片单元，计算被检测芯片单元与参考芯片单元的灰度差值，获取被检测芯片单元的缺陷信息，进而获得位于弧形区域内的所有芯片单元的缺陷信息，如此由于弧形区域内的芯片单元位于同一半径区域，工艺波动对该弧形区域内的芯片单元的影响相差不大，则不会因工艺波动导致选取的芯片单元的灰度差也即色差较大，进而提高缺陷有效检出率。
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公开(公告)号：CN117042459A
公开(公告)日：2023-11-10
申请号：CN202311006556.7
申请日：2023-08-10
申请人： 上海华力集成电路制造有限公司
IPC分类号： H10B43/30 , H10B41/30 , H01L21/265
摘要： 本发明提供一种改善SONOS器件GIDL效应的方法，方法包括：步骤一)提供一SONOS器件存储区的半导体结构，包括半导体衬底、形成于半导体衬底内的第一阱区及第二阱区、形成于第一阱区表面的第一栅极结构及形成于第二阱区表面的第二栅极结构；步骤二)于第一栅极结构的两侧及第二栅极结构的两侧进行第一离子注入工艺以于半导体衬底的表层形成无定型层；步骤三)进行第二离子注入工艺以于无定型层内注入碳离子，并形成碳离子注入区；步骤四)于碳离子注入区内进行第三离子注入工艺以形成源区及漏区。通过本发明解决了现有的在改善GIDL效应时无法使得SONOS器件电流性能得到保证的问题。
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公开(公告)号：CN117030386A
公开(公告)日：2023-11-10
申请号：CN202310960527.8
申请日：2023-08-01
申请人： 上海华力集成电路制造有限公司
摘要： 本发明提供一种失效分析去层方法，包括：提供待分析芯片，并将待分析芯片正面朝上固定于一衬片上；于失效结构附近形成第一凹槽及两个第二凹槽，且第一凹槽与两个第二凹槽围成一目标区域以将失效结构处于其内；于目标区域涂上热熔胶；对通过上述步骤制备的样品进行研磨，且在第一凹槽附近出现梯度后，去除热熔胶并继续进行研磨；观察失效结构周围的研磨速率，并在待分析芯片边缘区域的研磨速率大于待分析芯片中心区域的研磨速率时，重复涂抹热熔胶并进行研磨，直至失效结构四周研磨速率均匀；在研磨露出金属层时，去除金属层。通过本发明解决了以现有的去层方法对样品进行研磨去层时易导致样品分层的问题。
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公开(公告)号：CN117012648A
公开(公告)日：2023-11-07
申请号：CN202310939390.8
申请日：2023-07-28
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/336 , H01L21/28 , H01L29/423 , H01L21/3065 , H01L21/308
摘要： 本发明提供一种消除硅沟槽刻蚀中侧墙残留的方法，包括提供衬底，衬底上形成有STI以定义出不同器件的有源区，STI的剖面为上宽下窄的梯形形状，衬底上形成有覆盖STI的垫氧化层；在垫氧化层上形成第一光刻胶层，打开第一光刻胶层定义出两STI之间需形成沟槽的区域，利用各向异性的刻蚀方法刻蚀该区域中的垫氧化层及其下方的衬底形成目标深度的沟槽，之后去除剩余的第一光刻胶层；形成覆盖沟槽的刻蚀停止层，之后在刻蚀停止层上形成第二光刻胶层，打开第二光刻胶层使得沟槽上方的刻蚀停止层裸露。本发明在沟槽刻蚀后，通过刻蚀停止层回刻工艺在沟槽底部保留一定厚度的刻蚀停止层，进而通过各向同性刻蚀消除沟槽刻蚀过程中形成的侧墙残留。
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公开(公告)号：CN116959972A
公开(公告)日：2023-10-27
申请号：CN202310960968.8
申请日：2023-08-01
申请人： 上海华力集成电路制造有限公司
IPC分类号： H01L21/306 , H10B10/00
摘要： 本发明提供一种改善长、短沟道区器件研磨负载的方法，提供衬底，衬底上形成有短沟道区以及长沟道区，长、短沟道区上均形成有层间介质层，层间上形成有沟槽，沟槽中形成有侧墙以及多晶硅层，多晶硅层在短沟道区之间的间距小于其在长沟道区之间的间距；在层间介质层、多晶硅层上形成硬掩膜层，之后利用硬掩膜层相对于多晶硅层具有高选择比的研磨液研磨硬掩膜层及其下方的层间介质层、硬掩膜层，使得层间介质层、多晶硅层在短沟道区的高度低于其在长沟道区的高度；去除剩余的多晶硅层，之后形成覆盖沟槽的金属层；研磨金属层至目标厚度。本发明使金属栅研磨之后长沟道区与短沟道区的高度基本上齐平，改善了芯片的电学性能。
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公开(公告)号：CN116940119A
公开(公告)日：2023-10-24
申请号：CN202310891144.X
申请日：2023-07-19
申请人： 上海华力集成电路制造有限公司
IPC分类号： H10B43/30 , H01L21/266 , H01L21/265 , H01L21/336 , H01L29/792
摘要： 本发明公开了一种SONOS器件的制造方法，包括：步骤一、提供半导体衬底，完成P型源漏注入工艺环之前的工艺且在P型源漏注入工艺环之前的工艺中取消IOPLDD工艺环，IOPLDD为输入输出P型轻掺杂漏。步骤二、进行P型源漏注入工艺环，包括：步骤21、形成掩膜层并进行图形化。步骤22、采用掩膜层为掩膜进行IOPLDD注入形成IOPLDD区。步骤23、采用掩膜层为掩膜进行P型源漏注入形成P型源漏区，IOPLDD区的结深大于P型源漏区的结深。本发明能降低工艺成本以及缩短生产周期。
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