-
公开(公告)号：CN1193414C
公开(公告)日：2005-03-16
申请号：CN03115423.9
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335
Abstract: 本发明涉及一种源漏在绝缘体上的场效应晶体管(MOSFET)的制造方法，属于微电子技术领域。本发明的特征在于采用选择外延法在常规SOIMOSTET器件的沟道下方埋氧中开一个窗口，使器件的沟道和硅衬底相连接，达到电耦合与热耦合的目的。具体而言，本发明的方法包括SOI衬底顶层硅和埋氧的刻蚀；在沟道区域选择外延单晶硅；化学机械抛光平坦化；常规CMOS工艺完成器件的制造等工艺步骤。采用本发明的方法制造的源漏在绝缘体上的晶体管，具有埋氧和体硅之间界面陡峭，缺陷少等优点，保证了器件的性能，在深亚微米集成电路的制造中有一定的应用前景。
-
公开(公告)号：CN1431719A
公开(公告)日：2003-07-23
申请号：CN03115424.7
申请日：2003-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/786 , H01L21/336
Abstract: 本发明提出了一种准绝缘体上的硅(SOI)金属－氧化物－半导体场效应晶体管(MOSFET)器件的新结构及实现方法。其特征在于源漏区下方埋氧是连续的；而沟道区下方的埋氧是非连续的。采用注氧隔离技术来实现的工艺过程是：(1)在半导体衬底中注入低于最优剂量的离子；(2)在器件沟道区光刻生成掩模；(3)在源漏区第二次注入离子，使源漏区注入的总剂量达到最优剂量；高温退火后在源漏区下方形成连续埋氧，沟道区下方形成非连续的埋氧；(4)常规CMOS技术完成器件制作。由于沟道下方的埋氧是非连续的，沟道和硅衬底之间电耦合，从而克服了SOI MOSFET器件的浮体效应和自热效应二大固有缺点。
-
公开(公告)号：CN115020582B
公开(公告)日：2025-02-14
申请号：CN202210604281.6
申请日：2022-05-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种多阻型磁性器件及其制备方法和应用，对磁性器件的自由层进行特殊化处理：(1)拼接式生长自由层，拼接部分由不同的铁磁材料构成，在拼接处设置上述磁性器件；(2)自由层由单一铁磁材料构成，但在自由层表面且远离势垒层或空间层一侧均匀增添杂质，利用杂质使自由层磁畴自主分畴。两种处理方式可实现器件的多阻态特性，代表一个该器件可以存储超过一比特的信息，多个该器件可实现更多的随机数组合。本发明可通过全电学操控，具有多阻值、随机性、强拓展性、低能耗、与CMOS制程兼容等优点，只需在现有器件制备工艺基础上稍作改进，有效降低器件、阵列及其组成的芯片制造成本。
-
公开(公告)号：CN119403130A
公开(公告)日：2025-02-07
申请号：CN202411441069.8
申请日：2024-10-16
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种低功耗非易失性存储器件、存储阵列及其制备方法，相对于磁性隧道结常用结构，区别在于在自由层上界面或下界面额外溅射非均匀磁矩诱导层或者与磁性隧道结常用结构一致，区别在于自由层中的上层铁磁层或下层铁磁层厚度不均匀，从薄到厚以楔形生长，随着厚度增加，垂直磁各向异性减小。本发明提出两种低功耗非易失性存储器件结构设计方案以及存储阵列排列设计，适用于CMOS标准逻辑电路，能够有效提升写入速度，降低MTJ翻转电流密度和写入能耗，提高MRAM存储密度。
-
公开(公告)号：CN114301403B
公开(公告)日：2025-01-21
申请号：CN202111670198.0
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种低温放大电路，低温放大电路包括两级放大电路和比较器、trim电路等；两级放大电路用于将几十mV的小信号电压进行两级放大；比较器对放大后的电压进行放大、整形处理得到与传统CMOS电路工作电压。通过本发明的低温放大电路能够给在低温环境下完成输出的有效、可靠传输。
-
Patent Agency Ranking
公开(公告)号：CN118971879A
公开(公告)日：2024-11-15
申请号：CN202410883715.X
申请日：2024-07-03
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种SARADC校准方法、模块及装置，包括以下步骤：S0对SARADC的输出码进行采样获得码值序列；S1对所述码值序列进行时频变换，并基于获得的频谱数据计算初始信噪失真比；S2基于理想电容权重和所述初始信噪失真比，利用模拟退火算法求解使所述SARADC获得最优信噪失真比的最优电容权重，且在每一个温度下的内循环完成后均对当前温度下获得的所述最优电容权重进行INL测试。本发明能够针对性解决电容误差引起的SARADC性能变差的问题。
-
公开(公告)号：CN113839630B
公开(公告)日：2024-01-30
申请号：CN202111067453.2
申请日：2021-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种可用于超低温的低压差分放大器，包括依次连接的参考电压调节电路、一级差分放大电路和二级CS放大电路，其中，一级差分放大电路包括第一晶体管、第二晶体管和第三晶体管，第一晶体管的栅极与参考电压调节电路的输出端相连，源极与第二晶体管的源极相连，漏极作为一级差分放大电路的第一输出端；第二晶体管的栅极与输入信号端相连，漏极作为一级差分放大电路的第二输出端；第三晶体管的栅极与偏置电压端相连，源极与工作电压端相连，漏极与第一晶体管的源极相连。本发明解决(56)对比文件王鹏.高性能CMOS多级运算放大器的研究与设计《.中国优秀硕士学位论文全文数据库信息科技辑》.2021,(第02（2021）期),I135-475.
-
公开(公告)号：CN111403379B
公开(公告)日：2022-09-09
申请号：CN201910722077.2
申请日：2019-08-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明公开了一种基于SOI工艺的静电放电保护结构，包括SOI衬底以及位于SOI衬底上的ESD保护器件；ESD保护器件包括第一导电区域、第二导电区域和第三导电区域，第一导电区域、第二导电区域和第三导电区域位于同一平面上，第三导电区域分别与第一导电区域和第二导电区域接触；第一导电区域上形成有第一电极，第二导电区域上形成有第二电极，第三导电区域的上方设有用于硅化物阻挡层，硅化物阻挡层将第一电极与第二电极隔离。本发明通过硅化物阻挡层将第一电极与第二电极隔离开，在发生ESD冲击时，寄生三极管导通，泄放ESD电流，对被保护电路起到保护作用。本发明的静电放电保护结构使得ESD电流流向更深区域，能够有效地提升器件的静电放电保护能力。
-
公开(公告)号：CN111208319B
公开(公告)日：2022-03-22
申请号：CN202010058945.4
申请日：2020-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01Q30/20
Abstract: 本发明公开了一种用于精确定位制备鳍式场效应晶体管针尖样品的制备方法，本发明通过对小尺寸鳍式场效应晶体管芯片进行预处理，根据预处理后样品芯片的两个相邻切割面的表面电路布局图得到的减薄表面和两个相邻切割面上Fin沟道位置和与其对应的栅极位置，对其位置进行定位标记，沉积切割保护层并根据其他定位标记在保护层上重新进行定位标记，并根据此标记进行切割处理，从而形成鳍式场效应晶体管针尖样品。相对于现有技术，本发明提出的制备方法能够对所需分析的结构进行精准定位，制得的针尖为器件垂直于硅基体表面部分，制样时间缩短且制备流程高效可靠。
-
公开(公告)号：CN113839630A
公开(公告)日：2021-12-24
申请号：CN202111067453.2
申请日：2021-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种可用于超低温的低压差分放大器，包括依次连接的参考电压调节电路、一级差分放大电路和二级CS放大电路，其中，一级差分放大电路包括第一晶体管、第二晶体管和第三晶体管，第一晶体管的栅极与参考电压调节电路的输出端相连，源极与第二晶体管的源极相连，漏极作为一级差分放大电路的输出端；第二晶体管的栅极与互补输入信号端相连，漏极作为一级差分放大电路的互补信号输出端；第三晶体管的栅极与偏置电压端相连，源极与工作电压端相连，漏极与第一晶体管的源极相连。本发明解决了超导电路和CMOS电路间信号幅值间的匹配问题。
-
-
-
-
-
-
-
-
-
Search Results
123
records
(took 0.05 seconds)
