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公开(公告)号：CN110729007A
公开(公告)日：2020-01-24
申请号：CN201910639832.0
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/412 , G11C11/419
Abstract: 静态随机存取存储器(SRAM)电路可以将存储器阵列中的列位线分组为位线的子集，并且为位线的每个子集提供y地址信号输入。额外地或可选地，存储器单元的阵列中的每行可操作地连接到多条字线。本发明的实施例还涉及SRAM电路的操作方法。
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公开(公告)号：CN109308925A
公开(公告)日：2019-02-05
申请号：CN201810050448.2
申请日：2018-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
Abstract: 本发明描述了写入辅助电路和存储器装置的实施例。写入辅助电路可以包括控制电路和电压发生器。控制电路可以被配置为接收与用于存储器单元的存储器写入操作相关联的存储器地址信息。电压发生器可以被配置为向连接至存储器单元的一根或多根位线提供参考电压。电压发生器可以包括两个电容性元件，其中，在存储器写入操作期间，(i)电容性元件中的一个可以被配置为将参考电压连接至第一负电压，以及(ii)基于存储器地址信息，两个电容性元件可以被配置为将参考电压累积地连接至低于第一负电压的第二负电压。本发明的实施例还提供了用于存储器写入操作的方法。
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公开(公告)号：CN106887248A
公开(公告)日：2017-06-23
申请号：CN201611092196.7
申请日：2016-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/417
CPC classification number: G11C5/147 , G11C7/227 , G11C8/08 , G11C11/418 , G11C11/412 , G11C11/417
Abstract: 本发明实施例提供一种半导体装置。在一些实施例中，一种半导体装置包含SRAM单元、仿真器及抑制装置。由字线启用的所述SRAM单元包含由第一PMOS晶体管及第一NMOS晶体管形成的第一反相器且在所述第一反相器的输出处存储第一数据。所述仿真器经配置以仿真按照所述PMOS晶体管在驱动强度方面弱于所述第一NMOS晶体管的条件操作的所述第一反相器。所述抑制装置经配置以响应于所述仿真器的输出处的电压而选择性地抑制所述字线的电压电平。
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公开(公告)号：CN106098094A
公开(公告)日：2016-11-09
申请号：CN201510837492.4
申请日：2015-11-26
Applicant: 台湾积体电路制造股份有限公司
Inventor： 穆罕默德·哈桑·陶菲魁 , 藤原英弘 , 廖宏仁 , 陈炎辉
IPC: G11C11/412
CPC classification number: G11C11/419 , G11C7/12 , G11C7/22 , G11C11/412 , G11C11/4125
Abstract: 本发明提供了一种存储器件，包括第一反相器、与第一反相器交叉耦合的第二反相器、访问单元和开关单元。将访问单元配置为根据由第一字线和第二字线提供的信号，使第一反相器的输出端放电并且对第二反相器的输出端充电。将开关单元配置为根据由第一字线提供的信号，使电源与第一反相器和第二反相器断开。
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公开(公告)号：CN119903884A
公开(公告)日：2025-04-29
申请号：CN202510004500.0
申请日：2025-01-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G06N3/063 , G06F30/392 , G06F30/394
Abstract: 本公开的实施例公开了一种存储器件，可以包括存储阵列、第一计算单元和第二计算单元。存储阵列可以包括多个存储单元，用于存储神经网络的权重。第一计算单元可以被配置为从多个存储单元接收存储的权重，并且根据存储的权重生成第一部分和。第二计算单元可以被配置为从多个存储单元接收所存储的权重和第一部分和，并且根据所存储的权重和第一部分和来生成第二部分和。第二计算单元可以顺序地连接至第一计算单元。本公开的实施例还公开了一种制造存储器件的方法。
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公开(公告)号：CN119811449A
公开(公告)日：2025-04-11
申请号：CN202411883306.6
申请日：2024-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
Abstract: 一种存储器电路，包括配置为存储储存数据组的存储器单元阵列、乘法累加(MAC)电路和输入输出(IO)电路。储存数据组是第一权重信号组或反相权重信号组中的一者。MAC电路被配置为响应于第二数据组和储存数据组来生成第一数据组。IO电路包括第一电路和第二电路。第一电路被配置为响应于至少使能信号组发送第一权重信号组；或响应于至少反相使能信号组生成反相权重信号组。第二电路被配置为响应于至少第一数据组和使能信号组而输出第一输出信号组。本申请的实施例还公开了操作存储器电路的方法。
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公开(公告)号：CN118826728A
公开(公告)日：2024-10-22
申请号：CN202410808530.2
申请日：2024-06-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0175 , H03K19/20 , H03K5/135
Abstract: 一种锁存器电路包括彼此可操作地耦合为回路的第一双互锁存储单元(DICE)组件、第二DICE组件、第三DICE组件和第四DICE组件。第一和第二DICE组件形成被配置为接收输入信号的第一子锁存器，第三和第四DICE组件形成被配置为接收相同输入信号的第二子锁存器，第一子锁存器被配置为在第一节点处提供基于输入信号的中间信号，并且第二子锁存器被配置为在第二节点处提供基于输入信号的相同中间信号。该电路包括第一反相器，被配置为使中间信号逻辑反相并在第三节点处提供输出信号。该电路包括第二反相器，被配置为使中间信号逻辑反相并在第三节点处提供输出信号。本申请实施例还公开一种操作锁存器电路的方法。
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公开(公告)号：CN118555819A
公开(公告)日：2024-08-27
申请号：CN202410469417.6
申请日：2024-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , H01L23/528 , H01L21/768 , G11C16/24
Abstract: 一种半导体器件，包括：第一存储器单元，以四接触多晶硅节距(4CPP)架构形成；第二存储器单元，也以4CPP架构形成并且沿第一横向方向物理地布置在第一存储器单元旁边；第一字线，沿第一横向方向延伸并且可操作地耦接到第一存储器单元；第二字线，沿第一横向方向延伸并且可操作地耦接到第一存储器单元；第三字线，沿第一横向方向延伸并且可操作地耦接到第二存储器单元；第四字线，沿第一横向方向延伸并且可操作地耦接到第二存储器单元；第一位线，沿垂直于第一横向方向的第二横向方向延伸并且可操作地耦接到第一存储器单元；以及第二位线，沿第二横向方向延伸并且可操作地耦接到第三存储器单元。本申请的实施例还提供了形成半导体器件的方法。
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公开(公告)号：CN113129963B
公开(公告)日：2024-04-05
申请号：CN202011609652.7
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419 , G11C7/12 , G11C7/10 , G11C5/14
Abstract: 提供了一种存储器器件。该存储器器件包括存储器单元和连接到存储器单元的位线。负电压生成器连接到位线。负电压生成器在使能时用于向位线提供第一写入路径。控制电路连接到负电压生成器和位线。当负电压生成器未被使能时，控制电路用于向位线提供第二写入路径。本发明的实施例还提供了一种操作存储器器件的方法。
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公开(公告)号：CN112837730B
公开(公告)日：2024-03-26
申请号：CN202011302134.0
申请日：2020-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/419
Abstract: SRAM包括多个存储器单元，每个存储器单元包括数据存储单元；数据I/O控件，用于将数据输入到数据线(BL)以及从数据线(BL)输出数据；以及多个存取控件，分别连接到至少两个存取控制线(WL)并且用于启用和禁用来自至少两个WL(WX和WY)的数据输入和输出。存取控件配置为仅当两个WL处于其相应的状态时允许数据输入。一种写入SRAM单元组的方法包括：经由第一WL向单元发送第一写入启用信号，向相应的单元发送相应的第二写入启用信号的组，以及对于每个单元，如果第一写入启用信号和相应的第二写入启用信号中的任何一个处于禁用状态，则防止将数据写入单元。本发明的实施例还涉及存储器单元、存储器阵列、SRAM器件及其方法。
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