-
公开(公告)号：CN1459827A
公开(公告)日：2003-12-03
申请号：CN02119730.X
申请日：2002-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/8239 , H01L27/10
Abstract: 一种分闸式快闪记忆胞的选择闸极的制作方法，是于半导体基材的沟渠侧壁形成选择闸极，以缩小选择闸极的横向尺寸并保持信道长度；该选择闸极的制作方法至少包含形成一沟渠于悬浮闸极结构一侧的半导体基材中；形成一间复晶硅介电层于该悬浮闸极结构及该沟渠的侧壁上；及形成一复晶硅间隙壁于该间复晶硅介电层侧壁以作为选择闸极；此种分闸式快闪记忆胞是可产生弹道热电子，改善资料写入效率及降低写入电压。
-
公开(公告)号：CN1450629A
公开(公告)日：2003-10-22
申请号：CN02106271.4
申请日：2002-04-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8239 , H01L21/8246
Abstract: 一种使用源极沟渠的分离栅极式快闪存储器元件制作方法，至少包括下列步骤：形成栅极氧化层于一半导体底材上；形成浮置栅极堆叠于该栅极氧化层上表面，其中该浮置栅极堆叠包括了下层的浮置栅极与上层的绝缘层；形成层间介电层于该栅极氧化层、与该浮置栅极堆叠的外表面；制作控制栅极于该浮置栅极堆叠侧壁外缘的该层间介电层表面上；进行第一次离子植入程序，以形成漏极区域于邻接该浮置栅极堆叠的该半导体底材中；形成光阻于此半导体底材上，并制作图案露出欲掺杂的源极区域表面；蚀刻此欲掺杂的源极区域表面，以形成一沟渠结构；进行第二次离子植入程序，以便在邻接该浮置栅极的该半导体底材中形成源极掺杂；去除光阻；进行热回火；且形成氧化层于源极沟渠表面。
-
公开(公告)号：CN119403131A
公开(公告)日：2025-02-07
申请号：CN202411386073.9
申请日：2024-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B63/00
Abstract: 一种存储器器件包括位于半导体衬底上的存取晶体管的二维阵列；嵌入介电材料层中并电连接到存取晶体管的电节点的金属互连结构；以及嵌入介电材料层中的电阻存储器结构的二维阵列。金属互连结构包括位于第一金属线层级并沿第一水平方向横向延伸的两个第一源极线；位于第二金属线层级并沿第一水平方向横向延伸的第二源极线；以及垂直连接结构，其包括多个互连通孔结构和至少一个线层级金属结构，并在两个第一源极线和第二源极线之间提供垂直电连接。本申请的实施例还公开了形成存储器器件的方法。
-
公开(公告)号：CN112310084B
公开(公告)日：2024-09-06
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
-
公开(公告)号：CN118574422A
公开(公告)日：2024-08-30
申请号：CN202410497512.7
申请日：2024-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 一些实施例是有关于一种形成集成电路芯片的方法，包括：在衬底上方形成第一导线层级；在第一导线层级上方沉积刻蚀停止层；对刻蚀停止层进行刻蚀，以在第一导线层级上方形成开口；在刻蚀停止层上方沉积阻障层，其中阻障层延伸进入开口；在阻障层上方与开口中沉积第一导体层；平坦化第一导体层，以使第一导体层的顶面被平坦化，其中平坦化停止于暴露出阻障层之前；在第一导体层上方沉积资料储存层与第二导体层；以及图案化阻障层、第一导体层、资料储存层与第二导体层，以在开口处形成内存胞元。
-
Patent Agency Ranking
公开(公告)号：CN111092153B
公开(公告)日：2024-05-28
申请号：CN201911006557.5
申请日：2019-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H10N70/20 , H10N70/00 , H01L21/768
Abstract: 本申请的各个实施例针对集成芯片，该集成芯片包括由无空隙介电结构分隔开的存储器单元。在一些实施例中，在通孔介电层上形成一对存储器单元结构，其中存储器单元结构由单元间区域分隔开。形成覆盖存储器单元结构和通孔介电层的单元间填充层，并且单元间填充层还填充单元间区域。使单元间填充层凹陷，直到单元间填充层的顶面低于该对存储器单元结构的顶面，并且部分地清除单元间区域。形成覆盖存储器单元结构和单元间填充层的互连介电层，互连介电层还填充单元间区域的清除部分。本发明的实施例还涉及集成芯片的形成方法。
-
公开(公告)号：CN117560931A
公开(公告)日：2024-02-13
申请号：CN202311752123.6
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B61/00 , G11C11/16 , H10B63/00 , H10N50/10 , H10N50/01 , H10N50/80 , H10N70/20 , H10N70/00 , H01L23/48 , H01L23/522 , H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本申请的各个实施例涉及一种包括在同质底电极通孔(BEVA)顶面上的存储单元的集成电路。在一些实施例中，集成电路包括导线、通孔介电层、通孔和存储单元。通孔介电层覆盖在导线上。通孔延伸穿过通孔介电层至导线，并具有第一侧壁、第二侧壁和顶面。通孔的第一侧壁和第二侧壁分别在通孔的相对侧上且直接接触通孔介电层的侧壁。通孔的顶面是同质的并且基本上是平坦的。此外，通孔的顶面从通孔的第一侧壁横向延伸到通孔的第二侧壁。存储单元直接位于通孔的顶面上。本发明实施例还涉及形成集成电路的方法。
-
公开(公告)号：CN110957343B
公开(公告)日：2023-01-20
申请号：CN201910915507.2
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本公开涉及集成芯片。集成芯片包括设置在衬底上方的介电结构内的一个或多个下互连层。在一个或多个下互连层中的其中一个上的底部电极。底部电极的下表面包括具有第一电负性的材料。将底部电极与顶部电极隔开的数据存储层。与底部电极的下表面接触的反应性降低层。反应性降低层具有大于或等于第一电负性的第二电负性。根据本申请的其他实施例，还提供了另外的集成芯片和形成集成芯片的方法。
-
公开(公告)号：CN111129069B
公开(公告)日：2022-07-22
申请号：CN201911042878.0
申请日：2019-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 一种集成电路器件具有RRAM单元，RRAM单元包括顶部电极、RRAM电介质层、和具有与RRAM电介质层相接的表面的底部电极。底部电极的氧化物基本上被从底部电极表面去掉。与底部电极的主体区域相比，底部电极在与表面相邻的分区中具有更高的密度。表面具有2nm或更小的粗糙度Ra。用于形成表面的工艺包括化学机械抛光随后是氢氟酸蚀刻随后是氩离子轰击。通过此工艺形成的RRAM单元阵列在窄分布以及低电阻状态与高电阻状态之间的高分离方面是优越的。本发明实施例涉及集成电路器件以及形成集成电路器件的方法。
-
公开(公告)号：CN106601905B
公开(公告)日：2022-06-28
申请号：CN201610755281.0
申请日：2016-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00 , H01L23/522 , H01L27/24
Abstract: 本发明的实施例涉及形成防止对MIM去耦电容器的损坏的集成电路的方法和相关的结构。在一些实施例中，该方法包括在衬底上方的下部ILD层内形成一个或多个下部金属互连结构。多个MIM结构形成在下部金属互连结构上方，并且一个或多个上部金属互连结构形成在多个MIM结构上方的上部ILD层内。下部和上部金属互连结构一起电耦合在第一电压电位和第二电压电位之间串联连接的多个MIM结构。通过放置串联连接的多个MIM结构，第一电压电位(如，电源电压)的耗散在MIM结构上方扩散出去，从而减小在MIM结构的任何一个的电极之间的电压电位差。本发明的实施例还提供了与RRAM工艺相兼容的串联MIM结构。
-
-
-
-
-
-
-
-
-
Search Results
125
records
(took 0.037 seconds)
