公开(公告)号：CN102608511A

公开(公告)日：2012-07-25

申请号：CN201210059502.2

申请日：2012-03-08

Applicant: 东南大学

Inventor： 钱钦松 ,  刘斯扬 ,  张頔 ,  孙伟锋 ,  陆生礼 ,  时龙兴

IPC: G01R31/26 ,  G01N25/18

Abstract: 一种金属氧化物半导体管的结温和热阻测量方法，将放置有待测器件的绝缘基板放置在温度控制箱内，并将温度控制箱调至25℃，给待测器件漏源两端施加直流电压，在栅极上施加栅极直流工作电压，测量栅极上的电压为直流工作电压时待测器件漏源两端的电流，撤去栅极上的直流工作电压，再在栅极上施加方波脉冲电压，逐渐增加温度控制箱内部的温度，最高温度不超过测试器件结温，不断地测量待测器件漏源两端的漏电流，当测得的待测器件漏源两端的漏电流与待测器件漏源两端的电流相等时，以此时的温度控制箱内部温度作为等效结温，计算待测器件的热阻值。

公开(公告)号：CN101510562A

公开(公告)日：2009-08-19

申请号：CN200910030068.3

申请日：2009-03-30

Applicant: 东南大学

Inventor： 孙伟锋 ,  刘斯扬 ,  钱钦松 ,  夏晓娟 ,  陆生礼 ,  时龙兴

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36 ,  H01L21/336

Abstract: 一种减少热载流子效应的N型横向双扩散金属氧化物半导体管，包括：N型半导体衬底，在N型半导体衬底上面设置有P型阱区，在P型阱区上设置有N型阱区和N型掺杂半导体区，在N型阱区上设有N型源区和P型接触区，在N型掺杂半导体区上设有N型漏区，而场氧化层，金属层，栅氧化层，多晶硅栅以及氧化层设置在所述器件的上表面，其特征在于在P型阱区内设有轻掺杂浅N型区，所述的轻掺杂浅N型区位于N型阱区与N型掺杂半导体区之间，且轻掺杂浅N型区覆盖栅氧化层与N型掺杂半导体区形成的拐角。

公开(公告)号：CN119584557A

公开(公告)日：2025-03-07

申请号：CN202411687037.6

申请日：2024-11-25

Applicant: 东南大学

Inventor： 孙伟锋 ,  宋风雷 ,  李胜 ,  李明飞 ,  刘斯扬

IPC: H10D8/00 ,  H10D8/01 ,  H10D62/80

Abstract: 本发明公开了一种具有周期性复合型阳极的宽禁带功率二极管，自下而上包括：宽禁带半导体材料衬底层，第三阳极沟槽，宽禁带半导体材料外延层及其上的周期性第一阳极沟槽和第二阳极，第一阳极沟槽和宽禁带半导体材料外延层的上表面依次设有第一介质层和第二介质层，第二阳极沟槽和宽禁带半导体材料外延层的上表面设有第二介质层，第三阳极沟槽上设有第三介质层，宽禁带半导体材料外延层的上表面和宽禁带半导体材料衬底层下表面分别设有金属阳极和金属阴极。本发明得益于周期性复合型阳极结构，具有高电流密度、高击穿电压、低导通电阻和低反向漏电的性能优势。

公开(公告)号：CN118798104B

公开(公告)日：2025-02-14

申请号：CN202310701433.9

申请日：2023-06-13

Applicant: 东南大学 ,  无锡华润上华科技有限公司

Inventor： 李胜 ,  马岩锋 ,  何乃龙 ,  刘斯扬 ,  刘梦丽 ,  张森 ,  肖魁 ,  林峰 ,  孙伟锋

IPC: G06F30/367

Abstract: 本发明涉及一种p‑GaN栅高电子迁移率晶体管模型及其建模方法，所述模型包括：基础模型，包括GaN HEMT器件模型，所述GaN HEMT器件模型包括栅至源部分、漏至源部分及位于栅极节点和栅极之间的栅极电阻；子模型，包括位于相互串联的第一子电路、第二子电路及第三子电路，第一子电路包括相互并联的二极管D1和栅源压控电阻R2，第二子电路包括相互并联的电阻R1和电容C1，第三子电路包括相互并联的二极管D2和栅漏压控电阻R3；子模型与栅极电阻串联连接。本发明可有效地解决传统的p‑GaN栅HEMT的器件模型对阈值电压漂移建模不足的问题，预防了阈值电压漂移所导致的潜在的电路功能失效的危险，大大降低了集成电路设计的风险与成本。

公开(公告)号：CN118858872A

公开(公告)日：2024-10-29

申请号：CN202411020916.3

申请日：2024-07-29

Applicant: 东南大学

Inventor： 刘斯扬 ,  黄磊 ,  曹钧厚 ,  王晨露 ,  吴团庄 ,  魏家行 ,  孙伟锋 ,  时龙兴

IPC: G01R31/26

Abstract: 本发明公开了一种关于IGBT的全区域退化表征方法，在IGBT集电极和发射极之间施加从0V逐步增大的负压，在每一个Vce下对IGBT的栅极进行电压扫描并且叠加小信号，栅压扫描范围为Vg1～Vg2。在每一个Vce下，测试Vg1～Vg2下的栅电容Cg，绘制Cg‑Vg曲线并分区。以相同的电压施加方式对退化后的器件再次测试Vg1～Vg2的栅电容Cg值，绘制Cg‑Vg曲线并且以同样的方式分区。对比退化前后曲线不同区域的漂移情况，表征IGBT功率器件全区域的退化情况、损伤程度。本方法可以简单快速地提取IGBT功率器件栅氧层和外延层的退化情况，为IGBT功率器件可靠性的分析提供快速的判定依据。

公开(公告)号：CN118798104A

公开(公告)日：2024-10-18

申请号：CN202310701433.9

申请日：2023-06-13

Applicant: 东南大学 ,  无锡华润上华科技有限公司

Inventor： 李胜 ,  马岩锋 ,  何乃龙 ,  刘斯扬 ,  刘梦丽 ,  张森 ,  肖魁 ,  林峰 ,  孙伟锋

IPC: G06F30/367

Abstract: 本发明涉及一种p‑GaN栅高电子迁移率晶体管模型及其建模方法，所述模型包括：基础模型，包括GaN HEMT器件模型，所述GaN HEMT器件模型包括栅至源部分、漏至源部分及位于栅极节点和栅极之间的栅极电阻；子模型，包括位于相互串联的第一子电路、第二子电路及第三子电路，第一子电路包括相互并联的二极管D1和栅源压控电阻R2，第二子电路包括相互并联的电阻R1和电容C1，第三子电路包括相互并联的二极管D2和栅漏压控电阻R3；子模型与栅极电阻串联连接。本发明可有效地解决传统的p‑GaN栅HEMT的器件模型对阈值电压漂移建模不足的问题，预防了阈值电压漂移所导致的潜在的电路功能失效的危险，大大降低了集成电路设计的风险与成本。

公开(公告)号：CN112103346B

公开(公告)日：2024-04-19

申请号：CN202011136918.0

申请日：2020-10-22

Applicant: 东南大学

Inventor： 刘斯扬 ,  隗兆祥 ,  周华 ,  付浩 ,  严晓雯 ,  魏家行 ,  孙伟锋 ,  时龙兴

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/04

Abstract: 本发明提出了一种具有高击穿电压的沟槽碳化硅功率器件，其器件结构包括，N型衬底，N型缓冲层，N型外延层，呈方形阵列排布的多晶硅栅，多晶硅栅的外围设有栅氧化层，栅氧化层两侧设有P型体区和N型源区，P型体区上方设有P型源区，N型源区、P型源区和P型外延柱的上方设有源极金属，N型衬底下表面设有漏极金属。本发明提出的三维器件结构的四个顶角设有P‑外延柱，该外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层同步形成。P‑外延柱上方与源极金属直接相连，侧壁由栅氧化层与多晶硅栅隔离，底部与N型外延层接触。P‑外延柱的底部与N型外延层形成PN结，器件外接正向压降时，该PN结反偏，可以承受很强的电场，替栅氧化层分担了一部分电场，使沟槽拐角处栅氧化层内的电场强度降低，以提高功率碳化硅器件的击穿电压以及可靠性。

公开(公告)号：CN110808287B

公开(公告)日：2023-10-17

申请号：CN201911058197.3

申请日：2019-10-31

Applicant: 东南大学

Inventor： 刘斯扬 ,  杨玲 ,  叶然 ,  卢丽 ,  王琪朝 ,  孙伟锋 ,  时龙兴

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 一种优品质因数横向双扩散金属氧化物半导体器件，包括：P型衬底，在P型衬底的上方设有N型区，在N型区的上方有P型体区和N型漂移区，在P型体区内设有N型源区和P型区，在N型漂移区内设有N型漏区，在N型漏区、N型源区和P型区上设有金属接触，在N型区的上方设有栅氧化层，在栅氧化层上方覆盖有多晶硅栅场板，在栅氧化层和N型漏区之间设有场氧层，在场氧层上方设有源级场板，其特征在于，所述源级场板由一排相互间隔排列且相抵的低位源级场板和高位源级场板组成，高位源级场板与N型漂移区之间的距离大于低位源级场板与N型漂移区之间的距离。本发明可在击穿电压基本不变的基础上，获得较优的品质因数。

公开(公告)号：CN112259605B

公开(公告)日：2022-08-23

申请号：CN202011143648.6

申请日：2020-10-22

Applicant: 东南大学

Inventor： 孙伟锋 ,  钱乐 ,  张弛 ,  李胜 ,  辛树轩 ,  葛晨 ,  刘斯扬 ,  时龙兴

IPC: H01L29/778 ,  H01L29/06

Abstract: 本发明涉及一种耐瞬时电流冲击的异质结半导体器件，包括：衬底，在衬底中设有衬底电阻区，在衬底上依次设有第一半导体层、第二半导体层、第三半导体层、第四半导体区，第二半导体层与第三半导体层接触形成电子沟道层，在衬底电阻区上依次设有第一介质区、金属区、第二介质区，在第三半导体层上设有第一金属电极、第三金属电极，在第四半导体区上设有第二金属电极，在衬底下方设有第四金属电极，第一介质区、第二介质区、半导体层呈交替分布，该结构可以提高器件耐瞬时电流冲击的能力，在器件承受瞬时大电流时，对器件起到一定的保护作用。

公开(公告)号：CN112825301B

公开(公告)日：2022-08-12

申请号：CN201911149088.2

申请日：2019-11-21

Applicant: 东南大学 ,  无锡华润上华科技有限公司

Inventor： 孙伟锋 ,  王耀辉 ,  宋华 ,  张森 ,  杨光安 ,  张龙 ,  吴汪然 ,  刘斯扬 ,  耿和龙 ,  时龙兴

IPC: H01L21/331 ,  H01L29/739

Abstract: 本发明涉及一种绝缘栅双极型晶体管器件及其制造方法，该方法包括：获取衬底，所述衬底上形成有漂移区、栅极区、缓冲区、场氧层；去除所述漂移区上方位于栅极区与缓冲区之间区域的场氧层后形成第一沟槽，所述第一沟槽的一端与栅极区相邻；在所述衬底上形成具有第一内应力的氮化硅层，所述氮化硅层位于所述第一沟槽的上方并沿所述第一沟槽的侧壁向上延伸至所述栅极区的上方。通过位于所述第一沟槽的上方并沿所述第一沟槽的侧壁向上延伸至所述栅极区的上方的氮化硅层，在绝缘栅双极型晶体管器件内引入内应力，从而提高了器件内载流子的迁移率，在突破硅材料的极限限制的同时提高了器件的电学特性。