公开(公告)号：CN107592099A

公开(公告)日：2018-01-16

申请号：CN201610536793.8

申请日：2016-07-08

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 侯开华 ,  陈志强 ,  王夺 ,  张婉 ,  古力 ,  鱼江华 ,  陈乃霞 ,  张凤娟

IPC分类号： H03K3/3562

摘要： 一种D触发器，其输入端接收第一时钟信号和第一数据信号，其输出端输出第二数据信号，D触发器包括：脉冲生成电路，接收第一时钟信号，对第一时钟信号进行延时以生成多级延时信号；传输电路，在第一时钟信号和多级延时信号的控制下，响应于第一时钟信号的上升沿和下降沿，分别以脉冲方式传输与第一数据信号相反的第三数据信号和第一数据信号；锁存电路，具有同相锁存点和反相锁存点，同相锁存点适于锁存经传输电路传输的第一数据信号，反相锁存点适于锁存经传输电路传输的第三数据信号；其中，第二数据信号基于同相锁存点或反相锁存点的信号得到。本发明的D触发器结构简单，具有较小的面积和较低的功耗。

公开(公告)号：CN107370496A

公开(公告)日：2017-11-21

申请号：CN201710756290.6

申请日：2017-08-29

申请人： 维沃移动通信有限公司

发明人： 陈玉稳

IPC分类号： H04B1/00 ,  H04B1/3827 ,  H04B7/0404 ,  H01Q1/24 ,  H03K3/3562

CPC分类号： H04B1/005 ,  H01Q1/242 ,  H03K3/3562 ,  H04B1/3833 ,  H04B7/0404

摘要： 本发明提供一种天线切换系统及移动终端，所述天线切换系统包括射频处理器、基带处理器、功率放大器、天线调谐器件以及D触发器，所述基带处理器的输出端与所述D触发器的数据输入端连接，所述射频处理器的输出端与所述D触发器的时钟输入端连接，所述D触发器的输出端与所述天线调谐器件连接；所述射频处理器用于在向所述功率放大器发送信号之前向所述D触发器输出电平跳变信号，所述D触发器用于在接收到所述电平跳变信号时，向所述天线调谐器件输出所述D触发器的数据输入端输入的信号。这样，所述天线切换系统能够在功率放大器发送信号之前控制天线调谐器件进行切换，保护天线调谐器件的安全，避免产生非线性杂散。

公开(公告)号：CN105141290B

公开(公告)日：2017-09-29

申请号：CN201510505396.X

申请日：2015-08-17

申请人： 宁波大学

发明人： 胡建平 ,  马天放

IPC分类号： H03K3/012 ,  H03K3/3562

摘要： 本发明公开了一种功控单轨电流模D触发器，包括主锁存器、从锁存器和功控模块；主锁存器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；从锁存器包括第三PMOS管、第四PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；功控模块包括第五PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管；功控模块在工作与空闲状态下交替开启或者切断主锁存器，使主锁存器在空闲时段处于休眠状态；关键路径采用低阈值晶体管，非关键路径采用中、高阈值晶体管；优点是减小D触发器中的漏功耗，降低整体电路的延时、功耗及功耗‑延时积，在低频和高频使用情况下均具有较小延时、功耗和功耗‑延时积，提高D触发器的性能。

公开(公告)号：CN106961259A

公开(公告)日：2017-07-18

申请号：CN201610015666.3

申请日：2016-01-11

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 薛盘斗 ,  冯光涛 ,  张步新 ,  顾慧慧

IPC分类号： H03K3/012 ,  H03K3/3562

CPC分类号： H03K3/35625 ,  H03K3/012 ,  H03K3/013 ,  H03K3/356026 ,  H03K19/096 ,  H03K3/3562

摘要： 一种D触发器，适于输入第一时钟信号和第一数据信号，输出第二数据信号和与所述第二数据信号相反的第三数据信号；所述D触发器包括：脉冲信号发生电路，适于输入所述第一时钟信号、第一数据信号、第二数据信号和第三数据信号并产生时钟脉冲信号，响应于所述第一时钟信号的上升沿和下降沿，若所述第一数据信号与第二数据信号相反，则所述脉冲信号发生电路生成的时钟脉冲信号为脉冲信号，否则所述时钟脉冲信号保持低电平；锁存电路，响应于所述时钟脉冲信号，适于锁存所述第二数据信号和第三数据信号，或采样并传输所述第一数据信号和与所述第一数据信号相反的数据信号。本发明可以抑制冗余时钟脉冲信号的产生而降低功耗，还可以提高电路速度。

公开(公告)号：CN106797213A

公开(公告)日：2017-05-31

申请号：CN201580054805.7

申请日：2015-10-01

申请人： 株式会社半导体能源研究所

发明人： 上杉航 ,  田村辉 ,  矶部敦生

IPC分类号： H03K3/3562 ,  H01L21/28 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/786

摘要： 在逻辑电路中设置的保持电路能够进行电源门控。保持电路包括第一端子、节点、电容器以及第一晶体管至第三晶体管。第一晶体管控制第一端子与逻辑电路的输入端子之间的电连接。第二晶体管控制逻辑电路的输出端子与节点之间的电连接。第三晶体管控制节点与逻辑电路的输入端子之间的电连接。第一晶体管的栅极与第二晶体管的栅极电连接。在数据保持期间中，节点处于电浮动状态。节点的电压被电容器保持。

公开(公告)号：CN104617915B

公开(公告)日：2017-04-26

申请号：CN201410808899.X

申请日：2014-12-23

申请人： 宁波大学

发明人： 胡建平 ,  张月杰

IPC分类号： H03K3/012 ,  H03K3/3562

摘要： 本发明公开了一种基于FinFET晶体管的主从触发器，通过第一P型FinFET管、第二P型FinFET管、第三P型FinFET管、第一N型FinFET管、第二N型FinFET管、第三N型FinFET管、第四N型FinFET管、第五N型FinFET管和第六N型FinFET管构成主锁存器；从锁存器由第四P型FinFET管和第七N型FinFET管构成的第二反相器与第五P型FinFET管和第八N型FinFET管构成的第三反相器组成，从锁存器为两个反相器组成的环路；优点是电路结构简单，功耗和传播延时均较小，采用PTM模型的32nm工艺器件参数，在标准电压(1v)条件下进行仿真，本发明的电路功耗比现有的触发器电路功耗降低了大约66％，传播延时降低了大约48％。

公开(公告)号：CN103888106B

公开(公告)日：2017-01-11

申请号：CN201410126618.2

申请日：2014-03-31

申请人： 西安空间无线电技术研究所

发明人： 周国昌 ,  巨艇 ,  赖晓玲 ,  王轩 ,  张健

IPC分类号： H03K3/3562

摘要： 一种抗单粒子翻转和单粒子瞬态脉冲的触发器设计方法，包括电路加固设计和版图加固设计，其中电路加固设计，基于DICE结构，采用0.13um体硅CMOS工艺，设计带延迟滤波的冗余时钟DICE触发器电路；版图加固设计中增加DICE触发器电路中存储节点之间的距离和减小漏区面积。本发明避免了时钟交叠发生，并减小功耗开销，进一步提升了触发器单元抗SEU/SET的能力，实现代价小、可靠性高。

公开(公告)号：CN106059540A

公开(公告)日：2016-10-26

申请号：CN201610362808.3

申请日：2016-05-27

申请人： 湖南融创微电子有限公司

发明人： 杨国庆 ,  徐庆光 ,  刘浩

IPC分类号： H03K3/3562 ,  H03K19/003

CPC分类号： H03K3/3562 ,  H03K19/00338

摘要： 本发明实施例提供了一种D触发器，涉及触发器领域。该D触发器包括信号延迟电路，信号延迟电路安装有延时电容，在信号延迟电路安装负载电容，可利用电容的充放电作用可进一步加大输入脉冲的上升、下降时间，从而增强了D触发器抗单粒子的翻转能力。

公开(公告)号：CN105897222A

公开(公告)日：2016-08-24

申请号：CN201610194892.2

申请日：2016-03-31

申请人： 中国人民解放军国防科学技术大学

发明人： 梁斌 ,  郭阳 ,  向文超 ,  陈建军 ,  池雅庆

IPC分类号： H03K3/3562

CPC分类号： H03K3/3562

摘要： 本发明公开了一种抗单粒子翻转的高速可置位和复位的扫描结构D触发器，包括时钟脉冲产生电路、扫描控制缓冲电路、复位缓冲电路、加固双互锁型锁存器和输出缓冲电路，六个输入端：时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端SI、置位信号输入端SN和复位信号输入端RN；两个输出端：Q和QN，Q和QN输出一对相反的数据信号。与传统的主从型触发器相比，本发明借助时钟脉冲产生电路省去了一级锁存器，使得从输入到输出的时间减少，可以减少触发器的建立时间，给关键路径提供了时序余量，消除了大部分的时序违反问题，达到优化关键路径上时序的目的。

公开(公告)号：CN103825581B

公开(公告)日：2016-08-17

申请号：CN201310671683.9

申请日：2013-12-11

申请人： 中国人民解放军国防科学技术大学

发明人： 梁斌 ,  万鸿 ,  姚龙 ,  陈书明 ,  郭阳 ,  李振涛 ,  孙永节 ,  池雅庆 ,  陈建军 ,  刘祥远

IPC分类号： H03K3/3562

摘要： 本发明公开了抗单粒子翻转和单粒子瞬态的可置位D触发器，目的是解决可置位D触发器抗单粒子瞬态和抗单粒子翻转能力不高的问题。本发明由时钟电路、置位缓冲电路，主锁存器、从锁存器、输出缓冲电路和缓冲器电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路和置位缓冲电路连接。主锁存器还与缓冲器电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路中的上拉PMOS管和下拉NMOS管，提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，且双模冗余通路进一步增加了抗单粒子瞬态的能力。