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公开(公告)号：CN118159118A
公开(公告)日：2024-06-07
申请号：CN202410284152.2
申请日：2024-03-12
Applicant: 广东省大湾区集成电路与系统应用研究院
Abstract: 本申请公开了一种自整流隧道结器件的制造方法，可应用于存储器技术领域，该方法包括：提供薄膜结构；薄膜结构从下至上依次包括：衬底层、种子层、人工反铁磁钉扎层、耦合层、参考层、势垒层、自由层以及覆盖层；蚀刻薄膜结构至耦合层上方，得到隧道结结构；蚀刻隧道结结构至衬底层上方，得到底电极蚀刻结构；对底电极蚀刻结构填充底电极金属，得到自整流隧道结器件。如此，基于从下至上包括衬底层、种子层、人工反铁磁钉扎层、耦合层、参考层、势垒层、自由层以及覆盖层的薄膜结构进行蚀刻填充等工艺，使制备的自整流隧道结器件可以集成超高密度的存储器阵列，并自动规避电流串扰问题，从而提高了MRAM存储阵列的存储密度。
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公开(公告)号：CN118116429A
公开(公告)日：2024-05-31
申请号：CN202311701862.2
申请日：2023-12-11
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/16
Abstract: 一种字线控制电路及磁随机存取存储器。所述字线控制电路包括：控制电路，适于接收读写使能信号及行译码信号，并生成逻辑相反的第一升压控制信号及第二升压控制信号；升压电路，适于在进行不同操作时，基于所述第一升压控制信号及第二升压控制信号，调整所述第一输出端及第二输出端的电压。以及电压选择电路，适于在进行写操作时，将写电压施加至相应字线上，并在所述第二输出端电压的控制下，使得连接至所述第二输出端的通路断开；在进行读操作时，将读电压施加至相应字线上，并在所述第一输出端电压的控制下，使得连接至所述第一输出端的通路断开。采用上述方案，可以避免影响数据正常写入并降低读操作功耗。
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公开(公告)号：CN116313801A
公开(公告)日：2023-06-23
申请号：CN202211571513.9
申请日：2022-12-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L21/336 , H01L21/02 , H01L29/78
Abstract: 本发明涉及FinFET的制造技术领域,公开了一种FinFET及Fin‑SOI的制造方法，包括以下步骤：S1：在晶圆上制作FinFET的鳍；S2：使用清洗溶液对FinFET进行清洗，增加FinFET的鳍的表面的疏水性，在实际使用时通过增加Fin表面的疏水性，可以降低Fin在干燥工艺中的干燥试剂的表面张力，进而解决FinFET的Fin在干燥工艺中的出现接合缺陷的问题。
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公开(公告)号：CN115951555A
公开(公告)日：2023-04-11
申请号：CN202310056099.6
申请日：2023-01-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本申请涉及半导体光刻工艺领域，特别是涉及一种图形边界缺陷处理方法包括：获取待处理图形，待处理图形包括器件单元图形及背面图形，器件单元图形内及至少部分背面图形内具有Sbar标记；选取具有Sbar标记的背面图形及与选取的背面图形临接的器件单元图形；选取的背面图形及器件单元图形位于相邻的不同图层；将选取的背面图形提至与选取的器件单元图形位于同一图层，以得到待修正图形；自所述待修正图形中筛选出与设计规则相违背的Sbar标记并进行修正。本方法可有效检查出全耗尽型绝缘体上硅FDSOI因背面层次结构引起的缺陷，在光罩制作之前就把问题解决，从而节省开发资源与时间。避免了层次结构错误而检查不出来造成晶圆上的缺陷。
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公开(公告)号：CN115910930A
公开(公告)日：2023-04-04
申请号：CN202211630796.X
申请日：2022-12-19
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明提供了一种半导体器件的制作方法及集成电路的制作方法，包括：提供RF‑SOI衬底；在RF‑SOI衬底上形成功能部件；在工艺温度为400‑500℃条件下，在功能部件背离RF‑SOI衬底一侧形成SAB层；在工艺温度范围为600‑700℃条件下进行热处理；在功能部件背离RF‑SOI衬底一侧、且未被SAB层覆盖的至少部分区域形成金属硅化物层。通过在工艺温度范围为600‑700℃条件下，对制备中的半导体器件进行热处理，能够消除RF‑SOI衬底出现的热施体缺陷，避免RF‑SOI衬底由于热施体缺陷而造成的半导体类型反转、硅电阻降低等问题的出现，保证采用RF‑SOI衬底制备的半导体器件及集成电路的性能高。
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Patent Agency Ranking
公开(公告)号：CN115422871B
公开(公告)日：2023-03-24
申请号：CN202211290513.1
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/367
Abstract: 本申请公开了一种接触电阻率的提取方法，所述方法包括：基于矩形传输线模型拟合的关于第一电阻与两个接触孔间半导体长度之间的关系的第一曲线，获取半导体方阻的值；基于阶梯传输线模型拟合的关于第二电阻与阶梯区域长度之间的关系的第二曲线，计算金属方阻的值、接触电阻的值以及传输长度的值；阶梯传输线模型以阶梯区域电阻长度与半导体电阻长度之和不变的方式获得；根据半导体方阻的值、金属方阻的值、接触电阻的值以及传输长度的值，提取接触电阻率。阶梯传输线模型以改变阶梯区域电阻长度与半导体电阻长度的方式得到，降低LTLM结构对工艺窗口的要求。
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公开(公告)号：CN115832020A
公开(公告)日：2023-03-21
申请号：CN202211448320.4
申请日：2022-11-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L29/40 , H01L29/423 , H01L21/762
Abstract: 本申请提供了一种半导体器件的制作方法，该方法包括：首先，提供第一基底以及第二基底，第二基底包括第二衬底层，第一基底包括依次层叠的第一衬底层、第一预备顶层硅层以及埋氧层，第一基底还包括沟槽，沟槽从埋氧层贯穿至第一预备顶层硅层中；然后，以埋氧层以及第二衬底层作为键合界面，对第一基底以及第二基底进行键合，并去除第一衬底层，得到初始半导体器件；最后，采用GAA技术处理初始半导体器件，得到最终半导体器件。沟槽从埋氧层贯穿至第一预备顶层硅层中，且在键合之前可以控制沟槽的位置以及形状，保证了可以在形成GAA结构之前获得形貌规则的第一沟槽，保证了采用GAA技术处理后得到的最终半导体器件的可靠性以及性能较高。
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公开(公告)号：CN115758955A
公开(公告)日：2023-03-07
申请号：CN202211572504.1
申请日：2022-12-08
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G06F30/327 , G06F30/337
Abstract: 本发明涉及一种数字电路的整理方法、装置及设备，该方法包括：获取电路原理图对应的第一CDL电路网表；所述第一CDL电路网表中包含所述电路原理图的至少一个MOS管，以及该至少一个MOS管的连接关系数据；从所述第一CDL电路网表中，选取至少一个MOS管组合；所述MOS管组合由具有连接关系的MOS管组成；根据所述MOS管组合和所述电路原理图，生成目标电路原理图；所述目标电路原理图中包含所述电路原理图的各MOS管，且每个MOS管组合的各MOS管均位于该每个MOS管组合对应的区域。基于此，本申请实现了数字电路整理过程的自动化，使得本申请提高了处理数字电路的效率和准确率。
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公开(公告)号：CN115602729A
公开(公告)日：2023-01-13
申请号：CN202211593307.8
申请日：2022-12-13
Applicant: 广东省大湾区集成电路与系统应用研究院(CN) , 锐立平芯微电子(广州)有限责任公司(CN)
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例公开了一种横向双扩散金属氧化物半导体器件及制作方法，该器件包括：第一衬底，第一衬底包括第一硅层、第一氧化层、第二硅层，第一氧化层裸露第一硅层部分表面，第二硅层覆盖第一氧化层；第三硅层，覆盖第一硅层裸露部分表面，第三硅层所在区域以及第一衬底与第三硅层对应区域组成漂移区；凹陷，位于漂移区，贯穿第三硅层，延伸至第一硅层中，凹陷中具有击穿场强大于第一硅层、第二硅层、第三硅层击穿场强的填充物，使得器件具有较高的击穿电压，还具有附着凹陷侧壁及底部的附着材料层，附着材料层的介电常数大于第一硅层、第二硅层及第三硅层的介电常数，有助于减小器件导通电阻，使得器件具有较高击穿电压，同时导通电阻较小。
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公开(公告)号：CN115602534A
公开(公告)日：2023-01-13
申请号：CN202211316668.8
申请日：2022-10-26
Applicant: 锐立平芯微电子(广州)有限责任公司(CN) , 广东省大湾区集成电路与系统应用研究院(CN)
IPC: H01L21/28 , H01L21/336 , H01L29/423
Abstract: 本发明涉及接触孔制作技术领域,公开了用于射频的FDSOI晶体管的栅极电阻降低方法，包括提供半导体器件，半导体器件包括从下而上设置的衬底和埋氧层，埋氧层上设有隔离沟槽和有源区，有源区制作有源极、漏极和栅极，栅极采用后栅极工艺制作，在实际使用时，本发明通过将栅极接触孔制造在有源区内可以缩短射频信号的信号传播路径的长度，进而降低电阻，避免采用后栅极工艺制造的FDSOI器件的栅极电阻过大。
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