公开(公告)号：CN103367367A

公开(公告)日：2013-10-23

申请号：CN201210301472.1

申请日：2012-08-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/115 ,  G11C17/08

CPC classification number: H01L27/11213 ,  G11C5/02 ,  G11C5/06 ,  G11C5/063 ,  G11C11/412 ,  G11C17/08 ,  H01L27/0207 ,  H01L27/1124 ,  H01L29/785 ,  H01L2029/7858

Abstract: 一种ROM单元，包括：第一第一层接触件，形成在存储单元的晶体管的第一有源区上；第二第一层接触件，形成在存储单元的晶体管的第二有源区上，其中，第二第一层接触件连接至形成在第一互连层中的第一VSS线和第二VSS线，其中，第二VSS线电连接至第一VSS线，并且第二VSS线的方向与第一VSS线的方向垂直。ROM单元进一步包括在形成第一互连层中的第一位线，其中，第一位线被形成为与形成在第一互连层中的第二VSS线和第二位线平行，其中，第二位线被形成为与第二VSS线平行。本发明还提供了用于高速ROM单元的装置。

公开(公告)号：CN103325418A

公开(公告)日：2013-09-25

申请号：CN201310000990.4

申请日：2013-01-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: G11C17/12 ,  H01L27/112

CPC classification number: G11C17/12 ,  H01L27/0207 ,  H01L27/0924 ,  H01L27/11226 ,  H01L27/1211

Abstract: 本发明公开了一种ROM单元，所述ROM单元包括：形成在存储单元中的晶体管的第一有源区上的第一第一层接触件，形成在第一第一层接触件上的第一第二层接触件，其中第一第二层接触件以第一方向相对于第一第一层接触件偏移。该ROM单元还包括形成在所述存储单元的晶体管的第二有源区上的第二第一层接触件，其中第二第一层接触件与第一第一层接触对准，以及第二第二层接触件形成在第二第一层接触件上，其中第二第二层接触件以第二方向相对于第二第一层接触件偏移，以及其中所述第一方向与所述第二方向相反。本发明还公开了用于ROM单元的器件。

公开(公告)号：CN103310835A

公开(公告)日：2013-09-18

申请号：CN201310014727.0

申请日：2013-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林子贵 ,  廖宏仁 ,  廖忠志 ,  陈炎辉

IPC: G11C11/413 ,  G11C5/02

CPC classification number: G11C11/41 ,  G11C11/412

Abstract: 本发明公开的一种存储单元包括：第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关，以及第四开关。第三列器件包括第一上拉晶体管以及第二上拉晶体管。第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管被连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管被连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关以及第四开关与第一及第二反相器的输出端连接。本发明还公开了存储阵列。

公开(公告)号：CN102136477B

公开(公告)日：2013-07-24

申请号：CN201010196345.0

申请日：2010-06-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L27/105 ,  G11C11/412 ,  H01L27/11 ,  H01L27/1116

Abstract: 本发明提供一种集成电路及其制造方法，该集成电路包含一第一存储器阵列及一耦接至此第一存储器阵列的逻辑电路。此第一存储器阵列中所有存储单元的所有晶体管及此逻辑电路的所有晶体管皆为鳍式场效应晶体管，且皆具有沿着一第一纵向排列的栅极电极。本发明仅需进行两次离子注入工艺来注入离子，可达到降低集成电路制造成本的目标。

公开(公告)号：CN103165177A

公开(公告)日：2013-06-19

申请号：CN201210060388.5

申请日：2012-03-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: G11C11/412

CPC classification number: G11C11/412 ,  H01L27/1104

Abstract: 本发明公开了一种存储单元和阵列以及一种形成存储单元和阵列的方法。一个实施例是一种存储单元，包括第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、第一传输门晶体管和第二传输门晶体管以及第一隔离晶体管和第二隔离晶体管。该第一上拉晶体管和第一下拉晶体管的漏极在第一节点电连接在一起。该第二上拉晶体管和第二下拉晶体管的漏极在第二节点电连接在一起。该第二上拉晶体管和第二下拉晶体管的栅极电连接至该第一节点，并且该第一上拉晶体管和第一下拉晶体管的栅极电连接至该第二节点。该第一传输门晶体管和第二传输门晶体管分别电连接至该第一和第二节点。该第一隔离晶体管和第二隔离晶体管分别电连接至该第一和第二节点。

公开(公告)号：CN102034825B

公开(公告)日：2013-06-12

申请号：CN201010246689.8

申请日：2010-08-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/11 ,  G11C11/41

CPC classification number: G11C8/16 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1116

Abstract: 一种嵌入式静态随机存取存储器芯片，包括一第一SRAM阵列，各个第一SRAM单位晶格包括至少六个晶体管及至少二个传输栅，各单位晶格占有一晶格面积，由一第一X间距及一第一Y间距所界定，其中该第一X间距长于该第一Y间距；以及多个逻辑晶体管形成于该第一SRAM阵列之外，包括至少一第一逻辑晶体管及一第二逻辑晶体管，该第一逻辑晶体管具有一第一栅间距，该第二逻辑晶体管具有一第二栅间距，其中该第二栅间距为所述多个逻辑晶体管中的最小逻辑栅间距，其中该第一Y间距等于该第一栅间距的两倍，而该第一Y间距对两倍该第二逻辑栅间距的比值大于一。本发明可改善SER可靠度、提高静态噪声边限及晶体管匹配性。

公开(公告)号：CN103106917A

公开(公告)日：2013-05-15

申请号：CN201210146730.3

申请日：2012-05-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: G11C11/413 ,  H01L21/8244

CPC classification number: G11C11/413 ,  G11C11/412 ,  H01L27/0207 ,  H01L27/1104

Abstract: 一种存储器位单元包括：锁存器，与锁存器相连接的写端口，以及与锁存器相连接的读端口。写端口包括：具有第一阈值电压的第一组器件和具有第二阈值电压的第二组器件，第二阈值电压大于第一阈值电压。读端口包括：具有第三阈值电压的第三组器件，第三阈值电压小于第一阈值电压。本发明还提供了一种半导体制造方法。

公开(公告)号：CN102314931A

公开(公告)日：2012-01-11

申请号：CN201110025064.3

申请日：2011-01-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: G11C7/12

CPC classification number: H01L27/11226 ,  G11C17/12 ,  H01L27/0207

Abstract: 一种只读存储器单元阵列，包括多个鳍式有源区、多个栅极以及多个只读存储器单元。鳍式有源区形成于半导体基板上，沿着第一方向延伸。栅极形成于鳍式有源区，沿着第二方向延伸，第二方向垂直于第一方向。只读存储器单元由鳍式有源区以及栅极形成，并且编码只读存储器单元，使得只读存储器单元的第一子集中每一个具有源极电性连接至较低电源供应线以及只读存储器单元第二子集中每一个具有电性绝缘的源极。第一子集的每一只读存储器单元，包括漏极接触垫具有第一接触垫区域，以及源极接触垫具有第二接触垫区域，第二接触垫区域至少大于第一接触垫区域百分之三十。本发明可降低接触垫阻抗以及改善良率。

公开(公告)号：CN102148199A

公开(公告)日：2011-08-10

申请号：CN201010206632.5

申请日：2010-06-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志 ,  张长昀

IPC: H01L21/8244 ,  H01L21/336 ,  H01L21/28 ,  H01L27/11

CPC classification number: H01L21/823807 ,  G11C11/412 ,  H01L21/0337 ,  H01L21/3065 ,  H01L21/308 ,  H01L21/3086 ,  H01L21/32139 ,  H01L21/823821 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1116 ,  H01L29/66545 ,  H01L29/66795

Abstract: 本发明提供一种静态随机存取存储器与半导体装置的制造方法，该静态随机存取存储器的制造方法包括提供一基板；于基板上，形成一第一虚拟图案；沿着第一虚拟图案的至少一侧壁，形成一第一间隙壁；移除第一虚拟图案；以及借由移除未被第一间隙壁覆盖的部分上述基板，形成静态随机存取存储器的一第一鳍状物。本发明的优点在于不受光刻工艺的固有限制的局限，而能够缩减结构的尺寸。

公开(公告)号：CN101246888A

公开(公告)日：2008-08-20

申请号：CN200710167961.1

申请日：2007-10-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖忠志

IPC: H01L27/11 ,  H01L23/522 ,  G11C11/412

CPC classification number: H01L27/1104 ,  H01L27/11 ,  Y10S257/903

Abstract: 一种集成电路、双端口静态随机存取存储器单元以及半导体架构集成电路。该集成电路包括第一晶体管与第二晶体管。该第一晶体管包括具有第一源极与第一漏极的第一有源区，以及位于该第一有源区上方的第一栅极电极。该第二晶体管包括具有第二源极与第二漏极的第二有源区，以及位于该第二有源区上方且与该第一栅极电极连接的第二栅极电极。该第一源极与该第二源极相互电性耦接，而该第一漏极与该第二漏极相互电性耦接。根据本发明的两个下拉晶体管相互连接而当作单一下拉晶体管。若有需要，可连接三个或更多下拉晶体管以当作单一下拉晶体管，如此将可使电流更为均匀分散，特别是对于具有高驱动电流的金属氧化物半导体装置。