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公开(公告)号：CN114492271A
公开(公告)日：2022-05-13
申请号：CN202011174203.4
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/347 , G06F30/327 , G06F30/331
Abstract: 本发明实施例提供一种时延数据库的创建方法、使用方法及设备，时延数据库的创建方法包括创建路径表，创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到内部连线重复单元的集合；通过第二线段将集合连接到第二逻辑重复单元的第二引脚。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。
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公开(公告)号：CN114078517A
公开(公告)日：2022-02-22
申请号：CN202010809953.8
申请日：2020-08-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C11/419 , G11C7/24
Abstract: 一种灵敏放大器及存储器。所述灵敏放大器包括：第一锁存电路及第二锁存电路，所述第一锁存电路具有电位互补的第一输入节点及第二输入节点；所述第二锁存电路具有电位互补的第一抗翻转节点及第二抗翻转节点；其中：所述第二锁存电路，与所述第一锁存电路耦接，适于在所述第一输入节点及第二输入节点的电位互补后，当所述第一输入节点或第二输入节点出现单粒子瞬态时，通过调整所述第一抗翻转节点及第二抗翻转节点的电位，来保持另一输入节点的电位不变，并通过所述另一输入节点为出现单粒子瞬态的输入节点充电，直至恢复所述出现单粒子瞬态的输入节点的电位。应用上述方案，可以使得所述灵敏放大器能够抵抗单粒子翻转。
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公开(公告)号：CN113139361A
公开(公告)日：2021-07-20
申请号：CN202010058580.5
申请日：2020-01-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392 , G06F30/34 , G06F30/367
Abstract: 一种用于2.5D封装FPGA的全局布局方法，通过一个线长估计函数定义线长约束条件，通过一个惩罚代价函数来约束超长线路SLL，通过一个时钟栅栏区域代价函数来处理时钟约束，通过一个基于3D泊松方程的三维模块分布成本函数来约束模块分布，将2.5D封装FPGA的全局布局方法表示为一个包含了线长估计函数、惩罚代价函数、时钟栅栏区域代价函数和三维模块分布成本函数的无约束优化问题，将无约束优化问题表述为具有线性约束的可分离优化问题，采用近端群域ADMM求解可分离优化问题，运用时钟约束合法化来进行详细布局，从而实现布局合法化。本发明加快了布局计算时间，在满足时钟约束和线长约束的基层上显著减少了超长线路，得到了更加有效的合法化布局结果。
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公开(公告)号：CN111177985A
公开(公告)日：2020-05-19
申请号：CN201911239200.1
申请日：2019-12-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/30
Abstract: 本发明提出一种优化的三模冗余加固电路结构，涉及三模冗余电路优化技术领域，能够更好地改善现有技术中面积和功耗上的浪费情况。所述电路结构包括：COMB1一端连接DATA_IN_TMRO，另一端与DFF1和VOTER5的一端连接；所述DFF1一端连接CLKTMRO，另一端与VOTER1和VOTER2的一端连接；所述VOTER1的一端还与DFF2的一端和DFF5的另一端连接，所述VOTER1的另一端与COMB3的一端连接；所述COMB3的另一端与DFF3和VOTER6的一端连接；所述DFF3的一端输入CLK_TMRO，所述DFF3的另一端与VOTER3的一端、VOTER7的一端连接；所述VOTER3的一端还与DFF4的一端、DFF6的一端连接，所述VOTER3的另一端连接DATAOUTTMRO；还包括COMB2，所述COMB2的一端连接DATA_IN_TMR1，另一端与DFF2的一端和所述VOTER5的一端连接；所述DFF2的一端连接CLK_TMR1，另一端与所述VOTER2的一端连接。
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公开(公告)号：CN111147063A
公开(公告)日：2020-05-12
申请号：CN201911239238.9
申请日：2019-12-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: H03K19/003
Abstract: 本发明实施例提供了一种针对28nm的三路全隔离的三模冗余的抗辐照电路，涉及抗辐照电路技术领域，能够实现单粒子翻转，单粒子多比特翻转加固与面积损耗最小。所述电路包括：本征电路、延时路1和延时路2，本征电路包括组合逻辑，组合逻辑一端输入数据，另一端与寄存器1的一端连接，寄存器1的另一端连接大数据判决器的一端，大数据判决器的另一端输出数据；延时路1包括：deglitch1，deglitch1的一端连接组合逻辑的另一端，deglitch1的另一端连接寄存器2的一端，寄存器2的另一端连接大数据判决器的一端；延时路2包括：deglitch2，所述deglitch2的一端连接组合逻辑的另一端，deglitch2的另一端连接寄存器3，寄存器3的另一端连接大数据判决器的一端。
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Patent Agency Ranking
公开(公告)号：CN106847819B
公开(公告)日：2019-10-18
申请号：CN201510882991.5
申请日：2015-12-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11524
Abstract: 一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括：半导体衬底；位于所述半导体衬底上的第一鳍部；所述第一鳍部至少包括从下到上层叠的第一隔离层、第一叠层结构、第二隔离层和第二叠层结构；所述第一叠层结构包括第一源层、第一沟道层和第一漏层；所述第二叠层结构包括第二源层、第二沟道层和第二漏层。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。
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公开(公告)号：CN109635466A
公开(公告)日：2019-04-16
申请号：CN201811548816.2
申请日：2018-12-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F17/5045
Abstract: 本发明公开了一种用于可配置芯片的功能仿真方法及系统，该仿真方法包含：配置一位流文件；读取并解析位流文件，并根据位流与sram对应关系，对每个sram单元赋值；对芯片的信号端口赋值。本发明在进行功能仿真时直接操作SRAM值以取代烦琐的正常配置流程，不但节省了重复编译的时间，在实际仿真中也节省配置所需要的时间，可以明显提高仿真效率。
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公开(公告)号：CN109144915A
公开(公告)日：2019-01-04
申请号：CN201710442517.X
申请日：2017-06-13
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种数据传输方法、数据传输接口及计算机可读存储介质。所述方法包括：当接收到待发送的并行数据时，将所述待发送的并行数据的数据参数调整为与预先配置的通信协议适配的数据参数；按照调整后的数据参数，对所述待发送的并行数据进行发送处理，得到适于串行传输的串行数据，并输入至发送信道进行传输。应用上述方案，可以提高高速数据传输接口的协议兼容性。
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公开(公告)号：CN106328654A
公开(公告)日：2017-01-11
申请号：CN201510397765.8
申请日：2015-07-08
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/115 , H01L21/8247
Abstract: 本发明提供一种半导体器件及其形成方法。所述半导体器件包括，在半导体衬底的鳍部上方形成有且呈堆叠结构的多层沟道结构，沟道结构包括沟道绝缘层和位于沟道绝缘层上的沟道层；在多层沟道结构上方形成有横跨多层沟道结构的多个漏极结构，多个漏极结构与多层沟道层一一对应，且一个漏极结构覆盖一个沟道层的侧壁。半导体器件的结构应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，而导致相邻NAND存储器之间性能互相干扰的问题。
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公开(公告)号：CN105810684A
公开(公告)日：2016-07-27
申请号：CN201410854908.9
申请日：2014-12-31
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/115 , H01L21/8247 , H01L21/28 , H01L21/336
Abstract: 一种NAND闪存存储单元、存储单元阵列结构及其形成方法。所述NAND闪存存储单元包括：半导体衬底；位于所述半导体衬底上的鳍部，所述鳍部包括在竖向上层叠的源极层、沟道层和漏极层，所述沟道层位于所述源极层和漏极层中间；隧穿介质层，覆盖在部分所述鳍部的顶部和两侧；电荷陷阱层，覆盖在所述隧穿介质层的顶部和两侧；栅介质层，覆盖在所述电荷陷阱层的顶部和两侧；栅极，覆盖在所述栅介质层的顶部和两侧。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存存储单元阵列结构的形成方法简单，工艺成本降低。
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