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公开(公告)号：CN107230677B
公开(公告)日：2019-08-16
申请号：CN201610170806.4
申请日：2016-03-24
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11517 , H01L27/11521
Abstract: 一种NAND闪存的数据单元阵列结构及其制造方法，在半导体衬底上形成鳍部，鳍部包含在竖向上层叠的源极层、沟道层和漏极层，或者包含源极层和漏极层，在鳍部上形成若干叠层结构，叠层结构包含覆盖鳍部顶部和两侧的隧穿介质层、覆盖隧穿介质层顶部和两侧的电荷陷阱层、覆盖电荷陷阱层顶部和两侧的栅介质层和覆盖在所述栅介质层的顶部和两侧的栅极，在鳍部的一端形成连接源极层的串源极，在鳍部的另一端形成连接漏极层的串漏极。本发明具有很好的工艺尺寸持续缩小能力，解决了数据单元读取干扰的问题。数据单元使用了TFET，是一个具有双栅极的器件，开关速度快，关断电流小。数据单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。
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公开(公告)号：CN104809420A
公开(公告)日：2015-07-29
申请号：CN201410042669.7
申请日：2014-01-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06K7/00
CPC classification number: G06F3/0679 , G06F3/0605 , G06F3/0661
Abstract: 本发明涉及一种具有存储功能的器件，包括：第一存储区域，适于存储通用数据；第二存储区域，适于存储标签数据；接触式接口，适于与外部器件进行交互；非接触式接口，适于与外部器件进行交互；系统配置区域，适于存储系统配置数据，所述系统配置数据包括存储区域访问方式设定信息；处理器，适于在所述接触式接口接收到来自外部器件的指令时，根据所述存储区域访问方式设定信息控制所述接触式接口访问第一存储区域或第二存储区域；还适于在所述非接触式接口接收到来自外部器件的指令时，根据所述指令的类型控制所述非接触式接口访问第一存储区域或第二存储区域。本发明能够对器件中所存储的不同数据格式的数据进行同时访问。
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公开(公告)号：CN107230677A
公开(公告)日：2017-10-03
申请号：CN201610170806.4
申请日：2016-03-24
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11517 , H01L27/11521
CPC classification number: H01L27/115
Abstract: 一种NAND闪存的数据单元阵列结构及其制造方法，在半导体衬底上形成鳍部，鳍部包含在竖向上层叠的源极层、沟道层和漏极层，或者包含源极层和漏极层，在鳍部上形成若干叠层结构，叠层结构包含覆盖鳍部顶部和两侧的隧穿介质层、覆盖隧穿介质层顶部和两侧的电荷陷阱层、覆盖电荷陷阱层顶部和两侧的栅介质层和覆盖在所述栅介质层的顶部和两侧的栅极，在鳍部的一端形成连接源极层的串源极，在鳍部的另一端形成连接漏极层的串漏极。本发明具有很好的工艺尺寸持续缩小能力，解决了数据单元读取干扰的问题。数据单元使用了TFET，是一个具有双栅极的器件，开关速度快，关断电流小。数据单元的形成方法与传统FinFET工艺兼容，简化了工艺，减少了工艺成本。
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公开(公告)号：CN102522117A
公开(公告)日：2012-06-27
申请号：CN201110457699.0
申请日：2011-12-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C16/06
Abstract: 一种存储器电路。所述存储器电路，包括存储单元阵列和外围电路，所述外围电路包括电荷泵电路，还包括与电荷泵电路连接的箝位电路，所述箝位电路包括并联连接的过压保护模块和箝位模块，所述过压保护模块用于保护存储器高压电路中的MOS晶体管，所述箝位模块用于箝位电荷泵电路的输出电压，所述电荷泵电路的输出端耦接至所述箝位模块的第一端。本发明的存储器电路，同时保证存储单元的阈值窗口的稳定性、存储单元的可靠性和高压电路中晶体管的可靠性，能够在工作温度范围内实现恒定的箝位电压。
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公开(公告)号：CN112992208A
公开(公告)日：2021-06-18
申请号：CN201911310323.X
申请日：2019-12-18
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明提供一种非挥发存储器，包含：若干个存储模块，WL控制电路、BL控制电路、SL控制电路；所述存储模块包含若干个相同的存储单元构成的存储单元阵列；WL控制电路的输入端口连接WL地址信号；同一行存储单元的WL端口形成阵列结构；同一行的WL端口均连接WL控制电路的同一个输出端口；BL控制电路的输入端口连接BL地址信号，同一列存储单元的BL端口均连接BL控制电路的同一个输出端口；SL控制电路的输入端口连接SL地址信号，同一个存储模块的存储单元的SL端口均连接SL控制电路的同一个输出端口。本发明的非挥发存储器在不增加存储阵列面积的情况下，通过分开控制各存储模块的SL端口，防止数据读出错误。
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Patent Agency Ranking
公开(公告)号：CN107516660B
公开(公告)日：2019-10-22
申请号：CN201610437062.8
申请日：2016-06-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11524 , H01L27/11551 , H01L29/10 , H01L29/423 , H01L21/28
Abstract: 一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。
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公开(公告)号：CN103377708A
公开(公告)日：2013-10-30
申请号：CN201210128867.6
申请日：2012-04-27
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种用于非易失性存储器的读出放大电路及存储器。所述读出电路包括：多位存储单元构成的基本物理单元，各位存储单元对应连接于各自的读出位线；基本物理单元经由第一选通管选通；与基本物理单元布局相同、由多位基准单元构成的基准单元组，其中各基准单元与各位存储单元一一对应，对应连接于各自的基准电压线，并且与对应各位存储单元的结构完全相同；所述基准单元组经由第二选通管选通；所述第二选通管与第一选通管的结构完全相同；读出放大器，连接上述多根读出位线及基准电压线，根据各读出位线与其对应的基准电压线上电压的比较结果，输出相应的读出数据。所述读出放大电路可以提高读取存储器时的数据读出速度。并且，可延长存储器的使用寿命。
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公开(公告)号：CN103377687A
公开(公告)日：2013-10-30
申请号：CN201210129351.3
申请日：2012-04-27
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C7/06
Abstract: 一种读出放大电路及存储器。所述读出放大电路包括：多位存储单元构成的基本物理单元，各位存储单元对应连接于各自的读出位线；所述基本物理单元经由第一选通管选通；与所述基本物理单元布局相同、由多位基准单元构成的基准单元组，其中各基准单元与各位存储单元一一对应，对应连接于各自的基准电压线，并且与对应各位存储单元的结构完全相同；所述基准单元组经由第二选通管选通；所述第二选通管与第一选通管的结构完全相同；读出放大器，连接上述多根读出位线及基准电压线，根据各读出位线与其对应的基准电压线上电压的比较结果，输出相应的读出数据。所述读出放大电路可以提高读取存储器时的数据读出速度。并且，可延长存储器的使用寿命。
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公开(公告)号：CN115410627A
公开(公告)日：2022-11-29
申请号：CN202110579174.8
申请日：2021-05-26
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种非挥发存储器及存储器上进行擦除操作的方法，其中，所述非挥发存储器包括：多个存储单元；多条字线，用于操作多个存储单元，该多条字线被划分为多个擦除群组，每个擦除群组在进行擦除操作时施加相同的电压；一个擦除群组的字线与另一个或多个其他擦除群组的字线间隔交错排列。利用本发明，可以避免对存储器中数据进行擦除时出现过擦问题，提高存储器的可靠性和使用寿命。
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公开(公告)号：CN107516660A
公开(公告)日：2017-12-26
申请号：CN201610437062.8
申请日：2016-06-17
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L27/11524 , H01L27/11551 , H01L29/10 , H01L29/423 , H01L21/28
Abstract: 一种NAND闪存存储单元、NAND闪存及其形成方法。所述NAND闪存存储单元包括半导体衬底；位于所述半导体衬底上的鳍部；所述鳍部包括第一PN叠层和第二PN叠层，所述第二PN叠层位于所述第一PN叠层上方；所述第一PN叠层包括第一源层和第一漏层，所述第一源层与所述第一漏层在所述鳍部高度方向上直接层叠；所述第二PN叠层包括第二源层和第二漏层，所述第二源层与所述第二漏层在所述鳍部高度方向上直接层叠。所述NAND闪存存储单元具有很好的工艺尺寸持续缩小能力，并且所述NAND闪存存储单元能够从器件结构上解决存储单元读取干扰的问题。同时，所述NAND闪存的形成方法简单，工艺成本降低。
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