公开(公告)号：CN114492271A

公开(公告)日：2022-05-13

申请号：CN202011174203.4

申请日：2020-10-28

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  钱港 ,  杨琼华 ,  陈建利 ,  吴昌 ,  徐烈伟

IPC: G06F30/343 ,  G06F30/347 ,  G06F30/327 ,  G06F30/331

Abstract: 本发明实施例提供一种时延数据库的创建方法、使用方法及设备，时延数据库的创建方法包括创建路径表，创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到内部连线重复单元的集合；通过第二线段将集合连接到第二逻辑重复单元的第二引脚。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。

公开(公告)号：CN114722771A

公开(公告)日：2022-07-08

申请号：CN202110015087.X

申请日：2021-01-06

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  钱港 ,  林智锋 ,  徐烈伟 ,  俞军

IPC: G06F30/394 ,  G06F30/398

Abstract: 本发明实施例提供一种创建FPGA电路的时延表的方法、获取时延的方法及设备，FPGA电路包括多个Slice，时延表包括内部时延表，该方法包括：确定从多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；基于若干线路分别计算出从输入引脚到输出引脚的内部时延；将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于内部时延表中。本发明实施例的技术方案可以使得总时延的估计较为准确，从而使得基于该估计所设计或者优化的FPGA电路能够满足时序约束。

公开(公告)号：CN114722770A

公开(公告)日：2022-07-08

申请号：CN202110013940.4

申请日：2021-01-06

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 钱港 ,  王似飞 ,  林智锋 ,  陈建利 ,  俞军

IPC: G06F30/394 ,  G06F30/398

Abstract: 本发明实施例提供一种创建FPGA电路的时延模型和获取时延的方法及设备，该方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径计算路径的路径时延；将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中。本发明实施例的技术方案可以减少保存大量长线段的组合类型及其对应的时延所需的存储空间。

公开(公告)号：CN114548010A

公开(公告)日：2022-05-27

申请号：CN202011304817.X

申请日：2020-11-19

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 杨琼华 ,  王似飞 ,  钱港 ,  陈建利 ,  徐烈伟 ,  吴昌

IPC: G06F30/347 ,  G06F16/901

Abstract: 本发明提供一种基于时延数据库的快速FPGA时延评估方法，所述方法包含：获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延。本发明能够快速评估线网时延，评估结果准确可靠，且不需占用大量计算资源。