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公开(公告)号：CN107992635B
公开(公告)日：2021-05-28
申请号：CN201610949103.1
申请日：2016-10-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34 , G06F111/04
Abstract: 一种FPGA的装箱方法及设备。所述方法包括：当接收到网表文件时，依据物理单元的设计规则，对所述网表文件进行修改；按照第一装箱规则，对修改后的网表文件中的各个逻辑单元进行装箱，得到多个物理单元；重复执行以下操作，直至获得满足预设条件的组作为最终的物理单元：分析当前所有组所组成的电路是否满足预设的所有约束条件，并结合当前所有组所组成的电路未满足的各个约束条件，对当前组进行合并操作，其中，所述约束条件包括两个以上。应用上述方法，可以优化FPGA的装箱过程，获得更好的装箱结果。
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公开(公告)号：CN114417764B
公开(公告)日：2025-04-08
申请号：CN202011177185.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。
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公开(公告)号：CN114492271A
公开(公告)日：2022-05-13
申请号：CN202011174203.4
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/347 , G06F30/327 , G06F30/331
Abstract: 本发明实施例提供一种时延数据库的创建方法、使用方法及设备，时延数据库的创建方法包括创建路径表，创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到内部连线重复单元的集合；通过第二线段将集合连接到第二逻辑重复单元的第二引脚。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。
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公开(公告)号：CN112257368B
公开(公告)日：2023-08-01
申请号：CN201910590166.6
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。
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公开(公告)号：CN114417753A
公开(公告)日：2022-04-29
申请号：CN202011174201.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/327 , G06F30/34 , G06F30/331
Abstract: 本发明实施例提供一种时延数据库的创建方法、时延计算方法及设备，FPGA芯片具有基于重复单元的阵列结构，重复单元包括逻辑重复单元和内部连线重复单元，逻辑重复单元包括第一逻辑重复单元和第二逻辑重复单元，时延数据库的创建方法包括创建路径表，创建路径表包括：确定路径，路径通过第一线段从第一逻辑重复单元的第一引脚、经过N个重复单元、然后通过第二线段连接到第二逻辑重复单元的第二引脚，其中，相邻的重复单元之间通过线段连接，N为大于或等于0的整数；获取路径中各线段分别对应的线段时延；将第一引脚、第二引脚和线段时延存储于路径表中。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。
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Patent Agency Ranking
公开(公告)号：CN112183006A
公开(公告)日：2021-01-05
申请号：CN201910591019.0
申请日：2019-07-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343
Abstract: 一种时延评估方法及装置、可读存储介质，所述时延评估方法包括：获取待评估线网的起始端点和结束端点；根据所述待评估线网的起始端点和结束端点，在预设的路径表中获取对应的绕线路径，得到所述待评估线网的信息以及所述待评估线网所连接单元的信息；根据所述待评估线网的信息以及所述待评估线网所连接单元的信息，获取所述待评估线网对应的时延以及所述待评估线网所连接单元对应的时延；累加所述待评估线网的时延以及所述待评估线网所连接单元的时延，得到时延评估结果。采用上述方案，可以提高时延评估的计算速度和准确度。
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公开(公告)号：CN107992635A
公开(公告)日：2018-05-04
申请号：CN201610949103.1
申请日：2016-10-26
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
Abstract: 一种FPGA的装箱方法及设备。所述方法包括：当接收到网表文件时，依据物理单元的设计规则，对所述网表文件进行修改；按照第一装箱规则，对修改后的网表文件中的各个逻辑单元进行装箱，得到多个物理单元；重复执行以下操作，直至获得满足预设条件的组作为最终的物理单元：分析当前所有组所组成的电路是否满足预设的所有约束条件，并结合当前所有组所组成的电路未满足的各个约束条件，对当前组进行合并操作，其中，所述约束条件包括两个以上。应用上述方法，可以优化FPGA的装箱过程，获得更好的装箱结果。
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公开(公告)号：CN114722763A
公开(公告)日：2022-07-08
申请号：CN202110015084.6
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种布局FPGA芯片内时钟线网的方法及设备，布局FPGA芯片内时钟线网的方法包括：步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；重复步骤二，直到所有的时钟区域都不存在时钟冲突。本发明实施例的技术方案可以缩小划分区域以使其不包括存在时钟冲突的时钟区域，从而在布局全局时钟线驱动的时钟负载时不违反时钟约束。
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公开(公告)号：CN114548010A
公开(公告)日：2022-05-27
申请号：CN202011304817.X
申请日：2020-11-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F16/901
Abstract: 本发明提供一种基于时延数据库的快速FPGA时延评估方法，所述方法包含：获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延。本发明能够快速评估线网时延，评估结果准确可靠，且不需占用大量计算资源。
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公开(公告)号：CN114417764A
公开(公告)日：2022-04-29
申请号：CN202011177185.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。
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