公开(公告)号：CN114417764B

公开(公告)日：2025-04-08

申请号：CN202011177185.5

申请日：2020-10-28

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  林智锋 ,  杨琼华 ,  陈建利 ,  徐烈伟 ,  吴昌

IPC: G06F30/347 ,  G06F30/392 ,  G06F30/394

Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。

公开(公告)号：CN114722771A

公开(公告)日：2022-07-08

申请号：CN202110015087.X

申请日：2021-01-06

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  钱港 ,  林智锋 ,  徐烈伟 ,  俞军

IPC: G06F30/394 ,  G06F30/398

Abstract: 本发明实施例提供一种创建FPGA电路的时延表的方法、获取时延的方法及设备，FPGA电路包括多个Slice，时延表包括内部时延表，该方法包括：确定从多个Slice中每个Slice内部的输入引脚到其输出引脚的若干线路；基于若干线路分别计算出从输入引脚到输出引脚的内部时延；将每个Slice的若干线路分别对应的输入引脚、输出引脚和这二个引脚之间相应的内部时延保存于内部时延表中。本发明实施例的技术方案可以使得总时延的估计较为准确，从而使得基于该估计所设计或者优化的FPGA电路能够满足时序约束。

公开(公告)号：CN114722770A

公开(公告)日：2022-07-08

申请号：CN202110013940.4

申请日：2021-01-06

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 钱港 ,  王似飞 ,  林智锋 ,  陈建利 ,  俞军

IPC: G06F30/394 ,  G06F30/398

Abstract: 本发明实施例提供一种创建FPGA电路的时延模型和获取时延的方法及设备，该方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径计算路径的路径时延；将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中。本发明实施例的技术方案可以减少保存大量长线段的组合类型及其对应的时延所需的存储空间。

公开(公告)号：CN114417764A

公开(公告)日：2022-04-29

申请号：CN202011177185.5

申请日：2020-10-28

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  林智锋 ,  杨琼华 ,  陈建利 ,  徐烈伟 ,  吴昌

IPC: G06F30/347 ,  G06F30/392 ,  G06F30/394

Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。