公开(公告)号：CN112257368A

公开(公告)日：2021-01-22

申请号：CN201910590166.6

申请日：2019-07-02

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  杨琼华 ,  陈富强 ,  徐烈伟 ,  吴昌 ,  李小南

IPC: G06F30/34

Abstract: 一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。

公开(公告)号：CN112257368B

公开(公告)日：2023-08-01

申请号：CN201910590166.6

申请日：2019-07-02

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  杨琼华 ,  陈富强 ,  徐烈伟 ,  吴昌 ,  李小南

IPC: G06F30/34

Abstract: 一种时钟布局方法、装置、EDA工具及计算机可读存储介质，所述方法包括：在时钟源布局结束后，且FPGA器件上提供的时钟资源小于或等于所需时钟资源时，初始化所述FPGA器件上所有全局时钟的可用时钟域集及代价；基于初始化的结果，判断所述FPGA器件上是否存在时钟资源溢出的时钟域；当存在时钟资源溢出的时钟域时，对所述存在时钟资源溢出的时钟域内的全局时钟进行时钟约束，直至所述FPGA器件上各个时钟域内均没有时钟资源溢出。采用上述方案，可以缩短时钟布局所需的时间，并且可以提高布局整体质量。

公开(公告)号：CN112183006A

公开(公告)日：2021-01-05

申请号：CN201910591019.0

申请日：2019-07-02

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 王似飞 ,  杨琼华 ,  陈富强 ,  徐烈伟 ,  李小南 ,  吴昌

IPC: G06F30/343

Abstract: 一种时延评估方法及装置、可读存储介质，所述时延评估方法包括：获取待评估线网的起始端点和结束端点；根据所述待评估线网的起始端点和结束端点，在预设的路径表中获取对应的绕线路径，得到所述待评估线网的信息以及所述待评估线网所连接单元的信息；根据所述待评估线网的信息以及所述待评估线网所连接单元的信息，获取所述待评估线网对应的时延以及所述待评估线网所连接单元对应的时延；累加所述待评估线网的时延以及所述待评估线网所连接单元的时延，得到时延评估结果。采用上述方案，可以提高时延评估的计算速度和准确度。