公开(公告)号：CN108170616B

公开(公告)日：2020-03-31

申请号：CN201611116237.1

申请日：2016-12-07

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 赵金薇 ,  丁世勇 ,  潘向昱 ,  陈惠威 ,  黄高中

IPC: G06F13/20

Abstract: 本发明涉及一种利用锁存器实现跨时钟域信号传输的系统，设有使用第一时钟域时钟aclk的锁存器，向所述锁存器输入待传输的信号den使该锁存器置位，该锁存器输出的信号den_latch连接至一个三位寄存器den_pipe[2:0]，由寄存器第1位den_pipe[1]输出的信号作为锁存器的清零信号，输入至锁存器使其复位。所述寄存器第1位den_pipe[1]处输出的信号dre_aclk通过非门连接与门的一个输入端口，寄存器第0位den_pipe[0]处输出的信号连接与门的另一个输入端口，在该与门的输出端口得到与第二时钟域时钟相应的信号drdy_aclk。本发明结构简单，适用于高频信号进入低频时钟域的跨时钟域脉冲信号传输。

公开(公告)号：CN111147063A

公开(公告)日：2020-05-12

申请号：CN201911239238.9

申请日：2019-12-06

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 赵金薇 ,  黄高中 ,  徐烈伟 ,  俞军

IPC: H03K19/003

Abstract: 本发明实施例提供了一种针对28nm的三路全隔离的三模冗余的抗辐照电路，涉及抗辐照电路技术领域，能够实现单粒子翻转，单粒子多比特翻转加固与面积损耗最小。所述电路包括：本征电路、延时路1和延时路2，本征电路包括组合逻辑，组合逻辑一端输入数据，另一端与寄存器1的一端连接，寄存器1的另一端连接大数据判决器的一端，大数据判决器的另一端输出数据；延时路1包括：deglitch1，deglitch1的一端连接组合逻辑的另一端，deglitch1的另一端连接寄存器2的一端，寄存器2的另一端连接大数据判决器的一端；延时路2包括：deglitch2，所述deglitch2的一端连接组合逻辑的另一端，deglitch2的另一端连接寄存器3，寄存器3的另一端连接大数据判决器的一端。

公开(公告)号：CN108170616A

公开(公告)日：2018-06-15

申请号：CN201611116237.1

申请日：2016-12-07

Applicant: 上海复旦微电子集团股份有限公司

Inventor： 赵金薇 ,  丁世勇 ,  潘向昱 ,  陈惠威 ,  黄高中

IPC: G06F13/20

Abstract: 本发明涉及一种利用锁存器实现跨时钟域信号传输的系统，设有使用第一时钟域时钟aclk的锁存器，向所述锁存器输入待传输的信号den使该锁存器置位，该锁存器输出的信号den_latch连接至一个三位寄存器den_pipe[2:0]，由寄存器第1位den_pipe[1]输出的信号作为锁存器的清零信号，输入至锁存器使其复位。所述寄存器第1位den_pipe[1]处输出的信号dre_aclk通过非门连接与门的一个输入端口，寄存器第0位den_pipe[0]处输出的信号连接与门的另一个输入端口，在该与门的输出端口得到与第二时钟域时钟相应的信号drdy_aclk。本发明结构简单，适用于高频信号进入低频时钟域的跨时钟域脉冲信号传输。