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公开(公告)号：CN112241384B
公开(公告)日：2022-07-01
申请号：CN201910654694.3
申请日：2019-07-19
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。
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公开(公告)号：CN108170616A
公开(公告)日：2018-06-15
申请号：CN201611116237.1
申请日：2016-12-07
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F13/20
Abstract: 本发明涉及一种利用锁存器实现跨时钟域信号传输的系统，设有使用第一时钟域时钟aclk的锁存器，向所述锁存器输入待传输的信号den使该锁存器置位，该锁存器输出的信号den_latch连接至一个三位寄存器den_pipe[2:0]，由寄存器第1位den_pipe[1]输出的信号作为锁存器的清零信号，输入至锁存器使其复位。所述寄存器第1位den_pipe[1]处输出的信号dre_aclk通过非门连接与门的一个输入端口，寄存器第0位den_pipe[0]处输出的信号连接与门的另一个输入端口，在该与门的输出端口得到与第二时钟域时钟相应的信号drdy_aclk。本发明结构简单，适用于高频信号进入低频时钟域的跨时钟域脉冲信号传输。
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公开(公告)号：CN112241384A
公开(公告)日：2021-01-19
申请号：CN201910654694.3
申请日：2019-07-19
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。
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公开(公告)号：CN108170616B
公开(公告)日：2020-03-31
申请号：CN201611116237.1
申请日：2016-12-07
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F13/20
Abstract: 本发明涉及一种利用锁存器实现跨时钟域信号传输的系统，设有使用第一时钟域时钟aclk的锁存器，向所述锁存器输入待传输的信号den使该锁存器置位，该锁存器输出的信号den_latch连接至一个三位寄存器den_pipe[2:0]，由寄存器第1位den_pipe[1]输出的信号作为锁存器的清零信号，输入至锁存器使其复位。所述寄存器第1位den_pipe[1]处输出的信号dre_aclk通过非门连接与门的一个输入端口，寄存器第0位den_pipe[0]处输出的信号连接与门的另一个输入端口，在该与门的输出端口得到与第二时钟域时钟相应的信号drdy_aclk。本发明结构简单，适用于高频信号进入低频时钟域的跨时钟域脉冲信号传输。
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