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公开(公告)号：CN111812490B
公开(公告)日：2023-04-28
申请号：CN201910292343.2
申请日：2019-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/317 , G01R31/3185 , G01R31/3187
Abstract: 一种测试FPGA芯片中信号传输延时的方法，通过可编程互联线将至少一个CLB模块和至少一个I/O模块连接成环形振荡器，环形振荡器中的CLB模块的数量为奇数，CLB模块中的LUT模块配置为非门电路。本发明直接利用FPGA芯片自带的逻辑资源和互联资源进行信号传输延时测试，免去了额外的电路开销，节省了电路面积，测试方法非常灵活且准确，可以支持各个位置的测试和各种晶体管类型的测试。
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公开(公告)号：CN118350326A
公开(公告)日：2024-07-16
申请号：CN202310074865.1
申请日：2023-01-16
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/34
Abstract: 本发明公开一种FPGA电路的加固设计方法，该方法包括：生成对应FPGA器件的电路网表；确定FPGA器件中粒子满足临界电荷条件的线性电子‑空穴对浓度对应的扩散半径；根据所述电路网表和所述扩散半径生成冗余加固方案。利用本发明方案，可以提升FPGA内部核心逻辑资源的可靠性，增强FPGA内部线路的鲁棒性，同时可以减少对电路面积的消耗。
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公开(公告)号：CN110995234A
公开(公告)日：2020-04-10
申请号：CN201911239245.9
申请日：2019-12-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: H03K19/003
Abstract: 本发明公开了一种抑制单粒子瞬态的层叠结构，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；第一PMOS管和第一NMOS管的栅端与用于接收第一信号的第一连接点；第二PMOS管和第二NMOS管的栅端与用于接收第二信号的第二连接点；第二PMOS管的漏端与第一NMOS管的漏端相连，均接输出信号；第一PMOS管的源端与直流电源连接；第一PMOS管的漏端与第二PMOS管的源端相连；第一NMOS管的源端与第二NMOS管的漏端相连；第二NMOS管的源端接地；第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；第一NMOS管和第二NMOS管的第二背栅接在一起后接地。本发明能够降低单粒子瞬态的影响，可避免逻辑电平错误翻转，从而提高系统的稳定性。
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公开(公告)号：CN111812490A
公开(公告)日：2020-10-23
申请号：CN201910292343.2
申请日：2019-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/317 , G01R31/3185 , G01R31/3187
Abstract: 一种测试FPGA芯片中信号传输延时的方法，通过可编程互联线将至少一个CLB模块和至少一个I/O模块连接成环形振荡器，环形振荡器中的CLB模块的数量为奇数，CLB模块中的LUT模块配置为非门电路。本发明直接利用FPGA芯片自带的逻辑资源和互联资源进行信号传输延时测试，免去了额外的电路开销，节省了电路面积，测试方法非常灵活且准确，可以支持各个位置的测试和各种晶体管类型的测试。
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公开(公告)号：CN116205177A
公开(公告)日：2023-06-02
申请号：CN202111445525.2
申请日：2021-11-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/347 , G06F117/02
Abstract: 本发明公开了一种基于FPGA的TMR布局方法，该方法包括：将TMR的三份时序单元分别设置在不同的切片内，将设置有所述三份时序单元的不同切片设置为分别由不同的、且物理间隔的叶子时钟Tiles驱动。本发明还公开一种基于FPGA的TMR布局设计优化方法。利用本发明方案，可以有效提高基于FPGA设计的TMR抗单粒子加固设计性能。
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Patent Agency Ranking
公开(公告)号：CN107967235A
公开(公告)日：2018-04-27
申请号：CN201610914768.9
申请日：2016-10-20
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F15/78
CPC classification number: G06F15/7867
Abstract: 一种无线可编程系统，去除了专用线缆，采用无线收发模块通过无线网络直接下载配置资源，轻松实现大规模批量编程和恶劣环境自编程，且将可编程逻辑器件和无线收发模块集成在一起，芯片高度集成，体积较小，非常适于可穿戴、微型化、低功耗等应用。
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公开(公告)号：CN111630955B
公开(公告)日：2014-04-30
申请号：CN200910122096.8
申请日：2009-07-14
Applicant: 上海复旦微电子集团股份有限公司
IPC: H01L21/8238
Abstract: 本发明提出一种可以在抗辐射版图加固技术中应用的变异栅晶体管。包括在源端和源端边缘之间、漏端和漏端边缘之间插入栅氧，从而切断源端到源端边缘的通路和切断从源端到源端边缘到漏端边缘到漏端的电流，同时切断从漏端到漏端边缘到源端边缘到源端的电流。采用此方法，晶体管的基本结构不改变，很好地消除了边缘漏电流情况，与普通栅晶体管相比，对于同一有效宽长比，变异栅晶体管并没有增加面积，有效宽长比基本与普通栅一致，源区和漏区是完全对称。
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公开(公告)号：CN110995234B
公开(公告)日：2023-04-28
申请号：CN201911239245.9
申请日：2019-12-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: H03K19/003
Abstract: 本发明公开了一种抑制单粒子瞬态的层叠结构，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；第一PMOS管和第一NMOS管的栅端与用于接收第一信号的第一连接点；第二PMOS管和第二NMOS管的栅端与用于接收第二信号的第二连接点；第二PMOS管的漏端与第一NMOS管的漏端相连，均接输出信号；第一PMOS管的源端与直流电源连接；第一PMOS管的漏端与第二PMOS管的源端相连；第一NMOS管的源端与第二NMOS管的漏端相连；第二NMOS管的源端接地；第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；第一NMOS管和第二NMOS管的第二背栅接在一起后接地。本发明能够降低单粒子瞬态的影响，可避免逻辑电平错误翻转，从而提高系统的稳定性。
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公开(公告)号：CN114078517A
公开(公告)日：2022-02-22
申请号：CN202010809953.8
申请日：2020-08-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C11/419 , G11C7/24
Abstract: 一种灵敏放大器及存储器。所述灵敏放大器包括：第一锁存电路及第二锁存电路，所述第一锁存电路具有电位互补的第一输入节点及第二输入节点；所述第二锁存电路具有电位互补的第一抗翻转节点及第二抗翻转节点；其中：所述第二锁存电路，与所述第一锁存电路耦接，适于在所述第一输入节点及第二输入节点的电位互补后，当所述第一输入节点或第二输入节点出现单粒子瞬态时，通过调整所述第一抗翻转节点及第二抗翻转节点的电位，来保持另一输入节点的电位不变，并通过所述另一输入节点为出现单粒子瞬态的输入节点充电，直至恢复所述出现单粒子瞬态的输入节点的电位。应用上述方案，可以使得所述灵敏放大器能够抵抗单粒子翻转。
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公开(公告)号：CN113139361A
公开(公告)日：2021-07-20
申请号：CN202010058580.5
申请日：2020-01-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/392 , G06F30/34 , G06F30/367
Abstract: 一种用于2.5D封装FPGA的全局布局方法，通过一个线长估计函数定义线长约束条件，通过一个惩罚代价函数来约束超长线路SLL，通过一个时钟栅栏区域代价函数来处理时钟约束，通过一个基于3D泊松方程的三维模块分布成本函数来约束模块分布，将2.5D封装FPGA的全局布局方法表示为一个包含了线长估计函数、惩罚代价函数、时钟栅栏区域代价函数和三维模块分布成本函数的无约束优化问题，将无约束优化问题表述为具有线性约束的可分离优化问题，采用近端群域ADMM求解可分离优化问题，运用时钟约束合法化来进行详细布局，从而实现布局合法化。本发明加快了布局计算时间，在满足时钟约束和线长约束的基层上显著减少了超长线路，得到了更加有效的合法化布局结果。
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