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公开(公告)号：CN114519320B
公开(公告)日：2024-11-19
申请号：CN202011296188.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本发明的实施例提供一种查找表电路及其配置方法。该查找表电路包括二个第一地址输入端口、第二至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、六个多路选择器、二个n输入查找表和二个加法器等。通过分别控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表、二位宽的算术进位逻辑模块以及一位宽的算术进位逻辑模块中的一者。
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公开(公告)号：CN110995234B
公开(公告)日：2023-04-28
申请号：CN201911239245.9
申请日：2019-12-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: H03K19/003
Abstract: 本发明公开了一种抑制单粒子瞬态的层叠结构，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；第一PMOS管和第一NMOS管的栅端与用于接收第一信号的第一连接点；第二PMOS管和第二NMOS管的栅端与用于接收第二信号的第二连接点；第二PMOS管的漏端与第一NMOS管的漏端相连，均接输出信号；第一PMOS管的源端与直流电源连接；第一PMOS管的漏端与第二PMOS管的源端相连；第一NMOS管的源端与第二NMOS管的漏端相连；第二NMOS管的源端接地；第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；第一NMOS管和第二NMOS管的第二背栅接在一起后接地。本发明能够降低单粒子瞬态的影响，可避免逻辑电平错误翻转，从而提高系统的稳定性。
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公开(公告)号：CN114519321A
公开(公告)日：2022-05-20
申请号：CN202011296205.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本申请实施例提供一种查找表电路及其配置方法。该查找表电路包括：第一至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、五个多路选择器、二个n输入查找表和二个加法器等。通过控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表以及算数进位逻辑模块。
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公开(公告)号：CN118538279A
公开(公告)日：2024-08-23
申请号：CN202310153287.0
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种ECC刷新回写加固方法及装置、介质、设备。所述方法包括：对第一BRAM进行双模冗余，得到与所述第一BRAM相同的第二BRAM；对所述第一输出数据进行第一ECC纠检错，得到第一译码纠错结果；对所述第二输出数据进行第二ECC纠检错，得到第二译码纠错结果；当基于所述第一译码纠错结果及所述第二译码纠错结果，确定所述第一输出数据及所述第二输出数据中至少一个发生错误时，选择所述第一输出数据及所述第二输出数据中发生错误最少的输出数据对应的译码纠正后数据，作为最终输出数据；基于所选择的输出数据，对所述第一BRAM及所述第二BRAM进行刷新回写。采用上述方案，可以提升加固效果。
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公开(公告)号：CN114519320A
公开(公告)日：2022-05-20
申请号：CN202011296188.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本发明的实施例提供一种查找表电路及其配置方法。该查找表电路包括二个第一地址输入端口、第二至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、六个多路选择器、二个n输入查找表和二个加法器等。通过分别控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表、二位宽的算术进位逻辑模块以及一位宽的算术进位逻辑模块中的一者。
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Patent Agency Ranking
公开(公告)号：CN118733351A
公开(公告)日：2024-10-01
申请号：CN202310333302.X
申请日：2023-03-30
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种时钟管理单元加固电路及方法、芯片，该电路包括：至少两个互为冗余的时钟管理单元、以及与所述时钟管理单元连接的FPGA；所述时钟管理单元，配置为接入并输出同一时钟信号；所述FPGA，配置为监测两个时钟管理单元的状态，从所述两个时钟管理单元中选择其中一个时钟管理单元输出的时钟作为工作时钟，并在其中一个时钟管理单元失锁时，选择另一个时钟管理单元输出的时钟作为工作时钟。利用本发明方案，可以简化电路结构，减少资源开销，保证时钟系统的可靠性。
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公开(公告)号：CN116205177A
公开(公告)日：2023-06-02
申请号：CN202111445525.2
申请日：2021-11-30
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/347 , G06F117/02
Abstract: 本发明公开了一种基于FPGA的TMR布局方法，该方法包括：将TMR的三份时序单元分别设置在不同的切片内，将设置有所述三份时序单元的不同切片设置为分别由不同的、且物理间隔的叶子时钟Tiles驱动。本发明还公开一种基于FPGA的TMR布局设计优化方法。利用本发明方案，可以有效提高基于FPGA设计的TMR抗单粒子加固设计性能。
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公开(公告)号：CN118535521A
公开(公告)日：2024-08-23
申请号：CN202310155101.5
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种BRAM IP核加固方法及装置、存储介质、电子设备。所述方法包括：接收加固方式指示信息；所述加固方式指示信息，用于指示待加固BRAM IP核的加固方式；基于所述加固方式指示信息，得到与所述加固方式指示信息匹配的中间BRAM IP核；基于所述加固方式指示信息及所述待加固BRAM IP核，对与所述加固方式指示信息对应的预设加固单元进行调整；利用调整后的预设加固单元，对所述中间BRAM IP核进行加固，得到加固后的BRAM IP核。采用上述方案，可以实现BRAM IP高可靠加固的自动设计，大大降低加固设计的复杂度，进而提升BRAM IP核的加固效率，并减少加固错误发生。
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公开(公告)号：CN114519321B
公开(公告)日：2024-08-09
申请号：CN202011296205.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本申请实施例提供一种查找表电路及其配置方法。该查找表电路包括：第一至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、五个多路选择器、二个n输入查找表和二个加法器等。通过控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表以及算数进位逻辑模块。
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公开(公告)号：CN118350326A
公开(公告)日：2024-07-16
申请号：CN202310074865.1
申请日：2023-01-16
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/34
Abstract: 本发明公开一种FPGA电路的加固设计方法，该方法包括：生成对应FPGA器件的电路网表；确定FPGA器件中粒子满足临界电荷条件的线性电子‑空穴对浓度对应的扩散半径；根据所述电路网表和所述扩散半径生成冗余加固方案。利用本发明方案，可以提升FPGA内部核心逻辑资源的可靠性，增强FPGA内部线路的鲁棒性，同时可以减少对电路面积的消耗。
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