三维半导体装置
    41.
    发明公开

    公开(公告)号:CN116110904A

    公开(公告)日:2023-05-12

    申请号:CN202210897334.8

    申请日:2022-07-28

    Abstract: 提供了一种三维(3D)半导体装置,所述3D半导体装置可以包括:第一有源区域,位于基底上,第一有源区域包括下沟道图案以及分别位于下沟道图案的相对的侧表面上的一对下源极/漏极图案;第二有源区域,堆叠在第一有源区域上,第二有源区域包括上沟道图案以及分别位于上沟道图案的相对的侧表面上的一对上源极/漏极图案;虚设沟道图案,位于下沟道图案与上沟道图案之间;一对衬层,分别位于虚设沟道图案的相对的侧表面上;以及栅电极,位于下沟道图案、虚设沟道图案和上沟道图案上。栅电极可以包括位于下沟道图案上的下栅电极和位于上沟道图案上的上栅电极。

    半导体装置
    42.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN115706154A

    公开(公告)日:2023-02-17

    申请号:CN202210484588.7

    申请日:2022-05-06

    Abstract: 公开了半导体装置。所述半导体装置包括:有源图案,在基底上沿第一方向延伸;第一下部源极/漏极图案和第二下部源极/漏极图案,设置在有源图案上并且在第一方向上彼此间隔开;第一上部源极/漏极图案,设置在第一下部源极/漏极图案上;第二上部源极/漏极图案,设置在第二下部源极/漏极图案上;以及栅电极,与有源图案交叉,并且在与第一方向交叉的第二方向上延伸。栅电极包括在第三方向上与有源图案重叠的重叠部分,第三方向垂直于第一方向和第二方向。所述重叠部分在第二方向上的长度小于第一下部源极/漏极图案在第二方向上的长度。

    半导体器件
    43.
    发明公开
    半导体器件 审中-实审

    公开(公告)号:CN113948449A

    公开(公告)日:2022-01-18

    申请号:CN202110752477.5

    申请日:2021-07-02

    Abstract: 一种半导体器件,包括:衬底,包括在第一方向上延伸并且在第一方向上彼此分隔开的第一有源区和第二有源区;器件隔离层,在衬底中处于第一有源区和第二有源区之间;以及第一栅结构和第二栅结构,在衬底上在第二方向上延伸,同时分别与第一有源区和第二有源区的端部相交。第一栅结构包括第一栅电极。第二栅结构包括第二栅电极。与第二栅结构相比,第一栅结构在第一方向上朝着器件隔离层突出得更多,并且第一栅电极的下端位于比第二栅电极的下端低的高度水平上。

    半导体装置
    45.
    发明公开

    公开(公告)号:CN110350027A

    公开(公告)日:2019-10-18

    申请号:CN201910003735.2

    申请日:2019-01-03

    Abstract: 提供了一种半导体装置。所述半导体装置包括:第一鳍型图案和第二鳍型图案,从基底突出并且彼此间隔开以在第一方向上延伸;虚设鳍型图案,从基底突出,并位于第一鳍型图案与第二鳍型图案之间;第一栅极结构,在与第一方向交叉的第二方向上延伸,位于第一鳍型图案上;第二栅极结构,在第二方向上延伸,位于第二鳍型图案上;以及盖图案,在第二方向上延伸,位于第一栅极结构和第二栅极结构上,其中,盖图案包括与虚设鳍型图案的上表面接触的分离部分,并且虚设鳍型图案和分离部分使第一栅极结构与第二栅极结构分离。

    半导体器件和SRAM器件
    47.
    发明公开

    公开(公告)号:CN103839945A

    公开(公告)日:2014-06-04

    申请号:CN201310608485.8

    申请日:2013-11-26

    Abstract: 本公开提供了半导体器件和SRAM器件。包括第一晶体管和第二晶体管的半导体器件集成在基板上。第一和第二晶体管的每个包括纳米尺寸有源区域,该纳米尺寸有源区域包括提供在纳米尺寸有源区域的各端部中的源极区域和漏极区域以及提供在源极区域和漏极区域之间的沟道形成区域。第一晶体管的源极区域和漏极区域具有与第二晶体管的源极区域和漏极区域相同的导电类型,第二晶体管具有比第一晶体管低的阈值电压。第二晶体管的沟道形成区域可以包括同质掺杂区域,该同质掺杂区域的导电类型与第二晶体管的源极区域和漏极区域的导电类型相同,且与第一晶体管的沟道形成区域的导电类型不同。

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