公开(公告)号：CN116110904A

公开(公告)日：2023-05-12

申请号：CN202210897334.8

申请日：2022-07-28

Applicant: 三星电子株式会社

Inventor： 朴星一 ,  黃圭晩 ,  朴宰贤 ,  崔道永 ,  河大元

IPC: H01L27/06 ,  H01L27/092

Abstract: 提供了一种三维(3D)半导体装置，所述3D半导体装置可以包括：第一有源区域，位于基底上，第一有源区域包括下沟道图案以及分别位于下沟道图案的相对的侧表面上的一对下源极/漏极图案；第二有源区域，堆叠在第一有源区域上，第二有源区域包括上沟道图案以及分别位于上沟道图案的相对的侧表面上的一对上源极/漏极图案；虚设沟道图案，位于下沟道图案与上沟道图案之间；一对衬层，分别位于虚设沟道图案的相对的侧表面上；以及栅电极，位于下沟道图案、虚设沟道图案和上沟道图案上。栅电极可以包括位于下沟道图案上的下栅电极和位于上沟道图案上的上栅电极。

公开(公告)号：CN115911040A

公开(公告)日：2023-04-04

申请号：CN202210869022.6

申请日：2022-07-22

Applicant: 三星电子株式会社

Inventor： 崔道永 ,  河大元 ,  金庚浩 ,  金旻奎 ,  黃圭晩

IPC: H01L27/088 ,  H01L29/78

Abstract: 一种半导体装置包括：包括第一区域和第二区域的衬底，分别在第一区域和第二区域中的第一有源图案和第二有源图案；第一源极/漏极图案和包括第一半导体图案的第一沟道图案；第二源极/漏极图案和包括第二半导体图案的第二沟道图案；分别在第一沟道图案和第二沟道图案上的第一栅电极和第二栅电极；以及第一栅极电介质层和第二栅极电介质层。第一栅极电介质层包括在第一沟道图案和第一栅电极之间的第一界面层，以及第一高k电介质层。第二栅极电介质层包括在第二沟道图案和第二栅电极之间的第二界面层和第二高k电介质层。第一高k电介质层的厚度大于第二高k电介质层的厚度。第一半导体图案的厚度小于第二半导体图案的厚度。