-
公开(公告)号：CN108701077B
公开(公告)日：2023-11-10
申请号：CN201780012213.8
申请日：2017-05-03
申请人： 拉姆伯斯公司
IPC分类号： G06F12/00 , G11C7/10 , G11C11/401 , G11C11/4096
摘要： 一种存储器组件包括第一存储器组。第一存储器组包括具有存储器元件的子行的多个子阵列。存储器组件包括被耦合到第一存储器组以执行子阵列的整个子行的写入操作的写入驱动器。为了执行写入操作，写入驱动器要向存储器组加载一串写入数据。然后，存储器组可以激活与整个子行的多个存储器元件相关联的多个感测放大器，以向多个感测放大器加载该一串写入数据。
-
公开(公告)号：CN116994620A
公开(公告)日：2023-11-03
申请号：CN202311039542.5
申请日：2023-08-17
申请人： 中国科学院微电子研究所
IPC分类号： G11C11/4074 , G11C11/4096
摘要： 本公开提供了一种存储单元及其驱动方法、动态随机存取存储器，该存储单元包括：读晶体管和写晶体管；读晶体管至少包括第一顶栅和第一背栅，第一顶栅与写晶体管的第二极连接，用于存储数据，第一背栅用于调整读晶体管的阈值电压；在数据读取阶段和保持阶段，第一背栅上施加第一电压；在数据写入阶段，第一背栅上施加第二电压，第一电压大于第二电压。本公开通过对存储单元中的读晶体管进行背栅的设置，在写入数据过程中对读晶体管的阈值电压进行调节，使读晶体管的第一顶栅电压得到一个高于目标数值的电压，当写晶体管的控制信号下降沿到来时，会衰减读晶体管第一顶栅的电压，实现存储节点电压的补偿效果，避免数据扰动、导致读写错误的问题产生。
-
公开(公告)号：CN116994617A
公开(公告)日：2023-11-03
申请号：CN202210493390.5
申请日：2022-04-25
申请人： 长鑫存储技术有限公司
发明人： 刘忠来
IPC分类号： G11C7/10 , G11C11/4096
摘要： 本公开实施例提供了一种数据传输电路、方法和半导体存储器，该数据传输电路包括控制模块和处理模块，其中，控制模块，用于接收第一使能信号，并在第一使能信号处于有效状态时，控制处理模块处于工作状态，以及在第一使能信号处于非有效状态时，控制处理模块处于非工作状态；处理模块，用于在处于工作状态时，接收初始数据信号，并对初始数据信号进行驱动处理，得到目标传输信号。
-
公开(公告)号：CN110870011B
公开(公告)日：2023-11-03
申请号：CN201880045249.0
申请日：2018-05-18
申请人： 美光科技公司
发明人： B·基思
IPC分类号： G11C11/4096 , G11C5/06 , G11C8/12
摘要： 本申请案涉及细粒度动态随机存取存储器DRAM。举例来说，可将存储器装置中的存储器单元阵列分割成若干区。各区可包含多个存储器单元库。各区可与经配置以与主机装置通信的数据通道相关联。在一些实例中，所述阵列的各通道可包含两个或多于两个数据引脚。在各种实例中，每通道的数据引脚的比率可为二或四。其它实例可包含每通道八个数据引脚。
-
公开(公告)号：CN116597878A
公开(公告)日：2023-08-15
申请号：CN202310875741.3
申请日：2023-07-17
申请人： 长鑫存储技术有限公司
发明人： 王子健
IPC分类号： G11C7/10 , G11C11/4093 , G11C11/4096
摘要： 本公开实施例公开了一种数据处理电路及存储器，该数据处理电路包括：多条数据总线，分别用于传输一组数据；多个选择电路，包括多个数据输入端和至少一个选择信号端；其中，每个选择电路的多个数据输入端分别连接多条数据总线；不同的选择电路中的同一数据输入端对应连接的数据总线不同；选择电路用于根据选择信号端接收的选择信号，输出多条数据总线中一条数据总线上传输的一组数据；多个缓冲器组，分别连接多个选择电路；每个缓冲器组用于缓存每个选择电路输出的一组数据。
-
公开(公告)号：CN116312686A
公开(公告)日：2023-06-23
申请号：CN202310194312.X
申请日：2023-02-24
申请人： 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC分类号： G11C11/4096 , G11C11/4094
摘要： 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，通过设置读取控制组件和存储组件，存储组件包括第一晶体管，该第一晶体管的栅极用于存储由与上述读取控制组件相连的读取写入位线的输入的数据，通过不利用独立电容存储数据的设计方法，相比传统的存储电路单元具有更高的集成密度，极大节省传统技术中独立电容所带来的面积消耗，上述第一晶体管的漏极与上述读取控制组件电连接，在上述DRAM存储单元读取数据的情况下，通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差，避免了使上述第一晶体管的栅极产生电势差，阻止了栅极内存储数据的因电势差产生的流失，从而提供了更好的电荷隔离效果。
-
公开(公告)号：CN116266463A
公开(公告)日：2023-06-20
申请号：CN202111540112.2
申请日：2021-12-16
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G11C11/4093 , G11C11/4096 , G06F12/0815 , G11C11/401 , G11C5/02
摘要： 本申请的实施例公开了一种三维存储单元、存储方法、三维存储芯片组件和电子设备。三维存储单元包括易失性存储芯片和接口芯片。易失性存储芯片用于存储数据。接口芯片通过三维异质集成结构与易失性存储芯片三维堆叠连接，以形成三维存储单元。其中，接口芯片包括通信协议电路，通信协议电路用于存储通信协议。数据通过通信协议电路以缓存一致性的方式写入易失性存储芯片；和，数据通过通信协议电路以缓存一致性的方式从易失性存储芯片中被读取。通过在接口芯片上设置通信协议电路，从而无需经过其他元件，即可以缓存一致性的方式实现数据的存储和读取，提高了数据的传输效率，增大了三维存储单元处理数据的带宽，提高了三维存储单元的使用性能。
-
公开(公告)号：CN110021319B
公开(公告)日：2023-06-02
申请号：CN201811353112.X
申请日：2018-11-14
申请人： 爱思开海力士有限公司
IPC分类号： G11C11/4091 , G11C11/4093 , G11C11/4096 , G11C11/406
摘要： 本申请公开了一种半导体器件。所述半导体器件可以包括：多个存储体，其布置在第一方向上；地址解码器，其布置在所述存储体的一侧；多个局部感测放大器阵列，其布置在所述存储体的每个存储体之下；多个第一输入/输出线，其连接在所述存储体和与所述存储体中的每个存储体相对应的所述局部感测放大器阵列之间；以及至少一个第二输入/输出线，其连接到所述局部感测放大器阵列并且在所述第一方向上延伸。
-
公开(公告)号：CN112259137B
公开(公告)日：2023-05-23
申请号：CN202011206581.6
申请日：2020-11-02
申请人： 海光信息技术股份有限公司
IPC分类号： G11C7/12 , G11C7/10 , G11C11/408 , G11C11/4096
摘要： 本申请提供一种内存运算电路及芯片结构。内存运算电路，包括：读字线及读位线；存储单元，其具有互补的主存储节点和辅存储节点；下拉开关，其控制端与辅存储节点或主存储节点连接，其输出端接地；读控制开关，其控制端与所述读字线连接，其输入端与读位线连接，其输出端与所述下拉开关的输入端连接；至少一个下拉单元，每一下拉单元的输入端均与所述读位线连接，每一下拉单元的输出端接地，每一下拉单元的控制端接入至少一个控制信号，每一所述下拉单元用于在其接入的每一控制信号均为高电平时导通。本申请实施例可以在将存储单元存储的逻辑值读出之前，在存储器内即可将该逻辑值与其他逻辑值或者逻辑关系表达式进行或运算，可以提高计算效率。
-
公开(公告)号：CN116137167A
公开(公告)日：2023-05-19
申请号：CN202111465727.3
申请日：2021-12-03
申请人： 瑞萨电子美国有限公司
IPC分类号： G11C11/4076 , G11C11/4093 , G11C11/4096
摘要： 在实施例中，描述了一种包括存储器模块的装置。存储器模块可以包括多个存储器行列和耦合到多个存储器行列的寄存器时钟驱动器(RCD)。RCD可以包括接收器，该接收器被配置为接收用于选择一个或多个存储器行列的芯片选择信号。RCD还可以包括耦合到接收器的逻辑电路和耦合到逻辑电路的输出驱动器。RCD还可以包括回送电路，其被配置为从在接收器与逻辑电路之间的第一采样点和在逻辑电路与输出驱动器之间的第二采样点中的一个或多个中采样芯片选择信号。
-
-
-
-
-
-
-
-
-
搜索结果
572 条记录 (耗时 0.031 秒)
