公开(公告)号：CN118779254A

公开(公告)日：2024-10-15

申请号：CN202410759466.3

申请日：2024-06-13

申请人： 山东浪潮科学研究院有限公司

发明人： 李炳坤 ,  魏朝飞 ,  魏子重

IPC分类号： G06F12/0815 ,  G06F9/30 ,  G06F15/167

摘要： 本发明公开了基于MESI协议的缓存一致性优化方法、电子设备及存储介质，属于数据通信优化技术领域，本发明要解决的技术问题为如何改进MESI协议的工作逻辑增加缓存一致性的工作效率，维护缓存一致性，采用的技术方案为：该方法是对MESI协议进行扩展，增加数据嗅探寄存器，数据嗅探寄存器用于捕捉E态和I态，当数据存在独占或失效时，数据嗅探寄存器及时捕捉，并就爱那个捕捉到的结果保存；当需要更新状态时，判断是同节点内部的操作还是节点外部的操作：若是同节点内部的操作，则直接在节点内部完成数据交换；若是节点外部的操作，则通过数据嗅探寄存器直接进行访问，避免跨多层更新状态。

公开(公告)号：CN113495854B

公开(公告)日：2024-09-17

申请号：CN202110345565.3

申请日：2021-03-31

申请人： 阿里巴巴集团控股有限公司

发明人： 段立德 ,  牛迪民 ,  刘宏宇 ,  李双辰 ,  郑宏忠

IPC分类号： G06F12/0815 ,  G06F12/0897

摘要： 本公开提供一种主机‑设备系统中实现或管理缓存一致性的方法和系统。缓存一致性模式包括：响应于来自主机‑设备系统中的设备的针对共享数据的实例的读请求，将共享数据的实例从主机设备发送至该设备；以及响应于来自设备的写请求，将与该写请求相关联的数据存储在主机设备的缓存部中。共享数据固定在主机设备的缓存部中，而未缓存在主机‑设备系统中的任何其它设备中。因为主机‑设备系统中只存在共享数据的一个缓存副本，所以该系统中的设备是缓存一致的。

公开(公告)号：CN118575171A

公开(公告)日：2024-08-30

申请号：CN202280086623.8

申请日：2022-12-19

申请人： 超威半导体公司 ,  ATI科技无限责任公司

发明人： 菲利普·恩杰 ,  尼蓬·拉瓦尔 ,  大卫·A·卡普兰 ,  唐纳德·P·小马修斯

IPC分类号： G06F12/1081 ,  G06F12/14 ,  G06F12/0815 ,  G06F12/1072

摘要： 限制机密计算架构中的外围设备协议，该方法包括：从支持第一协议的外围设备接收第一地址转换请求，其中该第一协议支持该外围设备与处理器高速缓存之间的高速缓存一致性；确定机密计算架构被启用；以及响应于该第一地址转换请求而提供包括对该外围设备的不使用该第一协议的指示的响应。

公开(公告)号：CN118451408A

公开(公告)日：2024-08-06

申请号：CN202280084791.3

申请日：2022-12-01

申请人： 超威半导体公司

发明人： 瓦伦·阿格拉沃尔 ,  靖子·埃克特

IPC分类号： G06F12/0842 ,  G06F12/0815 ,  G06F12/0895

摘要： 并行处理(PP)级一致性目录(也称为存内处理探测滤波器(PimPF))被添加到一致性目录控制器。当该一致性目录控制器接收到来自主机的广播PIM命令、或并行地指向多个存储器存储体的PIM命令时，该PimPF通过维护用于高速缓存一致性的目录来加速对该PIM命令的处理，该目录与该一致性目录控制器中的现有系统级目录分离。该PimPF根据定义受广播PIM命令影响的存储器地址的地址签名来维护目录。描述了两种具体实施：轻量级具体实施，该轻量级具体实施加速PIM加载到寄存器中；和重量级具体实施，该重量级具体实施加速PIM加载到寄存器中以及PIM存储到存储器中。

公开(公告)号：CN111656334B

公开(公告)日：2024-07-12

申请号：CN201980010140.8

申请日：2019-01-28

申请人： 美光科技公司

发明人： T·M·布鲁尔

IPC分类号： G06F13/16 ,  G06F12/0815

摘要： 本发明公开一种存储器控制器电路，其可耦合到第一存储器电路，例如DRAM，并且包含：第一存储器控制电路，其从所述第一存储器电路读取或对所述第一存储器电路写入；第二存储器电路，例如SRAM；第二存储器控制电路，其被调适成当所请求的数据存储于所述第二存储器电路中时，响应于读取请求而从所述第二存储器电路读取，否则将所述读取请求传送到所述第一存储器控制电路；预定原子操作电路系统；和可编程原子操作电路系统，其被调适成执行至少一个可编程原子操作。所述第二存储器控制电路还将接收到的可编程原子操作请求传送到所述可编程原子操作电路系统并且针对所述第二存储器电路的高速缓存行设置危险位。

公开(公告)号：CN111527479B

公开(公告)日：2024-06-14

申请号：CN201880084565.9

申请日：2018-08-30

申请人： ARM有限公司

发明人： 理查德·罗伊·格里森思怀特

IPC分类号： G06F12/0888 ,  G06F12/0897 ,  G06F12/126 ,  G06F12/0804 ,  G06F12/0846 ,  G06F12/0864 ,  G06F12/14 ,  G06F12/0862 ,  G06F9/38 ,  G06F21/57 ,  G06F21/75 ,  G06F12/0815

摘要： 装置(2)包括：执行指令的推测性执行的处理电路(4)；主缓存存储区(30)；推测性缓存存储区(32)；以及缓存控制电路(34)，该缓存控制电路(34)在处理电路触发的推测性存储器访问保持推测性的情况下，将由推测性存储器访问引起的分配的条目分配给推测性缓存存储区而不是主缓存存储区。这能够帮助防止潜在的安全攻击，这些攻击利用缓存定时侧信道来获取关于由推测性存储器访问引起的对于缓存的分配的信息。

公开(公告)号：CN117785292A

公开(公告)日：2024-03-29

申请号：CN202311814597.9

申请日：2023-12-26

申请人： 上海合芯数字科技有限公司 ,  合芯科技有限公司

发明人： 翟华星 ,  张稚 ,  刘洋

IPC分类号： G06F9/38 ,  G06F12/0811 ,  G06F12/0815 ,  G06F11/07

摘要： 本申请提供一种多核处理器系统的缓存一致性的验证方法及验证装置，验证装置在对多个处理器系统的缓存一致性验证时，可在多核处理器系统的首次仿真结束后，抓取多核的各级缓存的状态，在确定首次仿真结果满足缓存一致性标准时即可完成核验，在确定至少一个缓存的状态异常时，对多核处理器系统进行二次仿真，在二次仿真时根据各处理器核心处理的请求，基于缓存一致性标准预测各级缓存的状态，并在每次预测状态变化后进行分析，从而快速定位到导致首次仿真的缓存状态异常的请求信息并进行修正，通过至多两次仿真中的缓存一致性验证，不仅保障了检测精度与检测速度，还能同时对多核处理器系统中的三级缓存进行一致性验证，使得一致性验证更全面准确。

公开(公告)号：CN110741356B

公开(公告)日：2024-03-15

申请号：CN201880038296.2

申请日：2018-04-10

申请人： 微软技术许可有限责任公司

发明人： W·诺雷丁 ,  J-M·弗雷郎 ,  P·辛德胡 ,  B·塞莱特

IPC分类号： G06F12/0815 ,  G06F12/0804 ,  G06F9/52

摘要： 描述了用于存储器管理的方法和装置。在所公开的实施例中，一种系统具有第一处理器和第二处理器，其中每个处理器能够访问存储器系统。第一工作单元被接收以用于由第一处理器执行，其中存储器系统被访问。在第一工作单元的执行时，第二工作单元被生成以用于由第二处理器执行。仅在存储器系统被更新之后，由第二处理器对第二工作单元的处理才发生。这种基于工作单元消息的排序为多个处理器的存储器操作提供了中继一致性。

公开(公告)号：CN117609110A

公开(公告)日：2024-02-27

申请号：CN202311753900.9

申请日：2023-12-19

申请人： 北京开源芯片研究院

发明人： 蔡洛姗 ,  陈熙 ,  唐丹 ,  包云岗

IPC分类号： G06F12/0815 ,  G06F12/0877

摘要： 本发明实施例提供一种缓存方法、高速缓存、电子设备及可读存储介质，涉及计算机技术领域。该方法包括：请求缓冲区在未命中状态处理寄存器中存在请求地址与第一请求地址相同的第二请求的情况下，将第一请求传入所述未命中状态处理寄存器中，并对第一请求和第二请求进行合并处理，得到第三请求；未命中状态处理寄存器根据第三请求生成处理任务，并将处理任务发送至主流水线；主流水线根据处理任务对高速缓存的缓存行进行访问，并生成处理结果；响应缓冲区根据处理结果生成针对所述第一请求的第一响应，和所述第二请求的第二响应，并将所述第一响应和所述第二响应并行发送至所述第一节点。本发明实施例可以提升缓存的整体性能。

公开(公告)号：CN113806245B

公开(公告)日：2023-11-21

申请号：CN202111183721.7

申请日：2021-10-11

申请人： 芯河半导体科技(无锡)有限公司

发明人： 朱修利

IPC分类号： G06F12/0813 ,  G06F12/0815