-
公开(公告)号：CN114048166A
公开(公告)日：2022-02-15
申请号：CN202111197964.6
申请日：2021-10-14
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G06F15/78 , H01L25/065
摘要： 本申请涉及集成电路技术领域，公开了一种堆叠式MCU。该堆叠式MCU包括：第一MCU晶圆，第一MCU晶圆包括第一电路；第二MCU晶圆，第二MCU晶圆中包括第二电路；第一电路与第二电路参数信息不同，第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；其中，第一MCU晶圆和第二MCU晶圆层叠连接设置，组成堆叠式MCU。通过上述方式，能够提升制作MCU的产品良率，降低对MCU的最大曝光面积的要求，且单个MCU晶圆的成本降低，进而降低MCU的开发成本，缩短开发周期。
-
公开(公告)号：CN117911231A
公开(公告)日：2024-04-19
申请号：CN202211245232.4
申请日：2022-10-12
申请人： 西安紫光国芯半导体有限公司
摘要： 本发明公开了一种图像处理器芯片及数据处理方法，涉及集成电路技术领域，包括：依次将逻辑芯片、多层存储芯片和图像传感器层叠设置在基板上，并在逻辑芯片中将定位处理单元、图像渲染单元和应用控制单元进行片上网络互联，将经所述图像传感器获取的数据以及经端口传输的数据存入所述存储芯片内并传输至所述逻辑芯片，通过所述定位处理单元、所述图像渲染单元和所述应用控制单元对所述数据进行处理。从而提高图像处理器芯片的定位精度、降低功耗和面积开销，同时降低延迟并提高访问带宽。
-
公开(公告)号：CN116266463A
公开(公告)日：2023-06-20
申请号：CN202111540112.2
申请日：2021-12-16
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G11C11/4093 , G11C11/4096 , G06F12/0815 , G11C11/401 , G11C5/02
摘要： 本申请的实施例公开了一种三维存储单元、存储方法、三维存储芯片组件和电子设备。三维存储单元包括易失性存储芯片和接口芯片。易失性存储芯片用于存储数据。接口芯片通过三维异质集成结构与易失性存储芯片三维堆叠连接，以形成三维存储单元。其中，接口芯片包括通信协议电路，通信协议电路用于存储通信协议。数据通过通信协议电路以缓存一致性的方式写入易失性存储芯片；和，数据通过通信协议电路以缓存一致性的方式从易失性存储芯片中被读取。通过在接口芯片上设置通信协议电路，从而无需经过其他元件，即可以缓存一致性的方式实现数据的存储和读取，提高了数据的传输效率，增大了三维存储单元处理数据的带宽，提高了三维存储单元的使用性能。
-
公开(公告)号：CN111756239A
公开(公告)日：2020-10-09
申请号：CN202010754264.1
申请日：2020-07-30
申请人： 西安紫光国芯半导体有限公司
IPC分类号： H02M3/156
摘要： 本发明公开了一种电流均衡电路以及方法、LDO供电系统，所述电流均衡电路包括N个补偿模块，所述N个补偿模块和N个LDO一一对应；所述补偿模块包括支路电流采样模块、平均电流采样模块以及反馈模块，其中，所述支路电流采样模块用于对其对应的LDO向所述电流消耗点提供的电流进行采样，获得支路采样电流；所述平均电流采样模块用于对每个LDO向所述电流消耗点提供的平均电流进行采样，获得平均采样电流；所述反馈模块用于对所述支路采样电流和所述平均采样电流进行比较，获得误差电流，并将所述误差电流反馈至其对应的LDO。本发明提供的电流均衡电路以及方法、LDO供电系统，可以实现多个LDO对同一网络供电的电流均衡。
-
公开(公告)号：CN114036086B
公开(公告)日：2024-04-12
申请号：CN202111199617.7
申请日：2021-10-14
申请人： 西安紫光国芯半导体有限公司
摘要： 本申请提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片包括串行接口逻辑组件和存储组件。其中，串行接口逻辑组件包括第一键合区域；存储组件包括第二键合区域；所述串行接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。该基于三维异质集成的串行接口存储芯片信号传输可靠、带宽高、延迟低、功耗小；且制造工艺简单，良率较高，成本较低，散热较快。
-
公开(公告)号：CN117093536A
公开(公告)日：2023-11-21
申请号：CN202210524343.2
申请日：2022-05-13
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G06F15/78 , H01L27/118
摘要： 本发明公开了一种集成芯片及业务处理方法，其中所述集成芯片包括：第一晶圆，包括A个第一接口；第二晶圆，包括B个第二接口；C1个第一路由模块，设置于所述第一晶圆上，用于连接所述第一晶圆上的所述第一接口，以使A个所述第一接口通过C1个所述路由模块相互访问；所述路由模块包括至少一个路由接口，第一目标接口和第二目标接口采用三维异质集成技术进行混合键合，以将所述第一晶圆和所述第二晶圆封装为所述集成芯片；所述第一目标接口为所述第一接口或所述路由接口，所述第二目标接口为所述第二接口。采用本发明，能解决了现有技术中采用二维集成布局制造的集成芯片存在数据读写速度受限及芯片性能受影响的技术问题。
-
公开(公告)号：CN115939037A
公开(公告)日：2023-04-07
申请号：CN202110887774.0
申请日：2021-08-03
申请人： 西安紫光国芯半导体有限公司
摘要： 本申请公开了一种芯片切割方法、装置、设备以及存储介质，通过确定三维堆叠芯片中待切割单元的目标切割道，响应于目标切割道不满足预设切割条件，则基于该基准宽度以及待切割单元的基准标记，确定目标切割道的第一切割位置，按照所确定的第一切割位置对目标切割道进行切割。这样无需更换切割刀，即可实现对三维堆叠芯片中不同宽度的切割道的切割，有利于提高芯片切割效率。
-
公开(公告)号：CN114068336A
公开(公告)日：2022-02-18
申请号：CN202111199618.1
申请日：2021-10-14
申请人： 西安紫光国芯半导体有限公司
IPC分类号： H01L21/50 , H01L25/065 , G06F30/347
摘要： 本申请涉及集成电路技术领域，公开了堆叠式FPGA的制作方法以及堆叠式FPGA。该方法包括：对FPGA的功能电路进行分类，至少得到第一电路和第二电路，第一电路以及第二电路的参数信息不同；将第一电路采用第一种制作工艺进行制作，得到至少一个第一FPGA晶圆；将第二电路采用第二种制作工艺进行制作，得到至少一个第二FPGA晶圆；将至少一个第一FPGA晶圆和至少一个第二FPGA晶圆层叠设置，得到堆叠式FPGA。通过上述方式，能够提升制作FPGA的产品良率，降低对FPGA的最大曝光面积的要求，且单个FPGA晶圆的成本降低，同时降低FPGA的开发成本，缩短开发周期。
-
公开(公告)号：CN113704126A
公开(公告)日：2021-11-26
申请号：CN202111027785.8
申请日：2021-09-02
申请人： 西安紫光国芯半导体有限公司
摘要： 本发明公开了一种验证方法及其装置、计算机存储介质以及处理器。其中，该方法包括：利用预定函数对目标参数进行分类处理，得到分类后的目标参数；获取分类后的目标参数中的负类参数，并基于负类参数生成测试激励参数，其中，负类参数为使测试用例失败的参数；利用测试激励参数对待验证模块进行验证。本发明解决了针对相关技术中现有芯片验证领域存在浪费人力资源、验证效率低、进而推迟产品上市时间的技术问题。
-
公开(公告)号：CN114036086A
公开(公告)日：2022-02-11
申请号：CN202111199617.7
申请日：2021-10-14
申请人： 西安紫光国芯半导体有限公司
摘要： 本申请提供一种基于三维异质集成的串行接口存储芯片。该基于三维异质集成的串行接口存储芯片包括串行接口逻辑组件和存储组件。其中，串行接口逻辑组件包括第一键合区域；存储组件包括第二键合区域；所述串行接口逻辑组件与所述存储组件通过所述第一键合区域和所述第二键合区域三维异质集成键合连接。该基于三维异质集成的串行接口存储芯片信号传输可靠、带宽高、延迟低、功耗小；且制造工艺简单，良率较高，成本较低，散热较快。
-
-
-
-
-
-
-
-
-
搜索结果
18 条记录 (耗时 0.067 秒)
