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公开(公告)号：CN115480960B
公开(公告)日：2024-06-14
申请号：CN202110604968.5
申请日：2021-05-31
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G06F11/22
摘要： 本发明公开一种具自测试功能的众核计算电路、及其测试方法、装置，所述众核计算电路包括：处理引擎模块，包括N个处理引擎单元，其中，N为正整数；存储模块，包括M个第一存储单元，其中，M为正整数；片上总线，所述片上总线包括L个通道，其中，L＝M*N；自测试模块，包括：至少一个内建自测试单元；第一选择器，所述内建自测试单元通过所述第一选择器可选择性地连接至所述片上总线；M个第二存储单元；及M个第二选择器，每个所述第二存储单元通过一个所述第二选择器与一个第一存储单元并行地、可选择性地连接至所述片上总线。本发明可定位并标记出众核计算电路的失效单元，以便及时对失效单元进行修复。
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公开(公告)号：CN116266543A
公开(公告)日：2023-06-20
申请号：CN202111535713.4
申请日：2021-12-15
申请人： 西安紫光国芯半导体有限公司
IPC分类号： H01L21/66 , H01L25/065
摘要： 本申请公开了一种三维堆叠芯片及其键合测试方法、测试机台，该芯片包括：至少两层通过混合键合连接的晶圆，且混合键合的两层晶圆中：设置有第一键合节点以及第二键合节点；第一键合节点与第二键合节点通过键合测试线路连接，键合测试线路包括至少一条混合键合连线，混合键合连线用于连接两层晶圆；第一键合节点接收测试激励信号，第二键合节点输出测试结果信号，测试结果信号表征键合测试线路中混合键合连线的异常情况。这样能够实现混合键合连线的异常测试，有利于更准确地定位芯片异常。
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公开(公告)号：CN115910816A
公开(公告)日：2023-04-04
申请号：CN202110994344.9
申请日：2021-08-27
申请人： 西安紫光国芯半导体有限公司
IPC分类号： H01L21/60 , H01L23/488
摘要： 本申请公开一种芯片、三维芯片及芯片的制备方法，涉及集成芯片技术领域，能够改善现有三维芯片的凸点的设置位置不均匀，容易引起三维芯片的封装不良的问题。芯片，包括：第一芯片单元，所述第一芯片单元上设置有通信凸点、支撑凸点和凹槽，所述通信凸点部分嵌设在所述凹槽内；所述通信凸点包括第一金属层；所述支撑凸点包括第二金属层；所述第一金属层的尺寸大于所述第二金属层的尺寸。
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公开(公告)号：CN113095020A
公开(公告)日：2021-07-09
申请号：CN202110465900.3
申请日：2021-04-28
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G06F30/36
摘要： 本发明涉及多芯片封装技术领域，具体涉及一种多芯片封装中信号互联线等效负载的评估电路及方法。该电路包括：第一模拟电路，包括多芯片封装中的目标信号互连线，用于获取目标信号互连线的目标模拟信号量；第二模拟电路，包括可调电容，用于获取可调电容在不同电容值下的电容模拟信号量；信号比较模组，用于获取目标模拟信号量和电容模拟信号量的比较结果。本发明构建了第一模拟电路，并基于可调电容构建了第二模拟电路，之后利用信号比较模组比较电容模拟信号量与目标模拟信号量的差异，最后可以将可调电容当前的电容值，等效为所述目标信号互连线的负载，从而准确地评估出了多芯片封装中的信号互联负载。
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公开(公告)号：CN116258105A
公开(公告)日：2023-06-13
申请号：CN202310077964.5
申请日：2023-01-29
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G06F30/3315 , G06F30/337
摘要： 本申请公开了一种三维芯片与电子设备，该三维芯片包括逻辑芯片与存储芯片，存储芯片的第一键合面包括多个第一连接端口；逻辑芯片包括第二键合面、物理连接层和物理逻辑层，物理连接层中的物理连接线在第二键合面上形成多个第二连接端口；第二连接端口与第一连接端口一一对应连接，以使逻辑芯片与存储芯片三维堆叠连接；物理逻辑层包括一一对应的多个输入端以及多个输出端，输入端连接逻辑芯片的功能电路，输出端与物理连接线一一对应连接；其中，第二连接端口的密度小于物理连接线的第二端的密度。本申请将逻辑芯片的物理层分解为物理连接层与物理逻辑层，且设置第二连接端口的密度小于物理连接线的第二端的密度，减小物理层的占用面积。
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公开(公告)号：CN114295868A
公开(公告)日：2022-04-08
申请号：CN202111536001.4
申请日：2021-12-15
申请人： 西安紫光国芯半导体有限公司
摘要： 本申请提供了一种堆叠芯片与堆叠芯片的测试方法，该堆叠芯片包括多个芯片，多个芯片至少包括第一芯片，第一芯片包括至少一个输入输出接口，输入输出接口的一端用于接收测试机台发出的至少一组测试信号，多个输入输出接口的另一端分别与多个芯片的测试模块电连接，其中，输入输出接口输出的一组测试信号输入至对应的测试模块，且各测试模块都与至少一个输入输出接口连接，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
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公开(公告)号：CN112925684A
公开(公告)日：2021-06-08
申请号：CN202110302566.X
申请日：2021-03-22
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G06F11/22
摘要： 本申请实施例通过提供一种建链逻辑的测试方法及相关设备，解决了在建链逻辑测试过程中，设备间“握手”操作会因协同因素而导致测试结果准确性较低的问题。该方法包括：获取目标设备的串行接口的发送端发送的码流信息，所述目标设备为主机设备或从机设备，所述码流信息为当设备之间建立通信联系时的验证信息；将所述码流信息转发至所述串行接口的接收端；获取所述串行接口的状态信息，所述状态信息是所述串行接口在所述接收端接收到码流信息后生成的；根据所述状态信息执行测试操作得到测试结果。
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公开(公告)号：CN115706089A
公开(公告)日：2023-02-17
申请号：CN202110887792.9
申请日：2021-08-03
申请人： 西安紫光国芯半导体有限公司
IPC分类号： H01L23/544 , H01L21/50 , H01L21/78
摘要： 本发明公开了一种三维堆叠结构及其制作方法、切割对准方法，该三维堆叠结构包括结构本体以及设置于结构本体的表面的基准层。其中，结构本体包括第一晶圆和第二晶圆，第一晶圆与第二晶圆面对面键合，第一晶圆中设置有多个存储单元，第二晶圆中设置有多个逻辑单元，每个逻辑单元与至少一个存储单元匹配，形成相应的三维堆叠单元。基准层包括多个与三维堆叠单元一一对应的基准单元，每个基准单元设置于相应三维堆叠单元的外围，用于标记相应三维堆叠单元所在的区域范围，以便对三维堆叠结构进行切割对准，从而有利于提高切割精度。
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公开(公告)号：CN115563050A
公开(公告)日：2023-01-03
申请号：CN202110751145.5
申请日：2021-07-02
申请人： 西安紫光国芯半导体有限公司
IPC分类号： G06F15/16 , G06F15/173 , G06F15/78
摘要： 本申请公开了众核计算芯片及数据访问方法，该众核计算芯片包括：多个单核系统，多个单核系统中的一个单核系统设为第一系统，多个单核系统中的其他单核系统设为第二系统，第一系统控制第二系统执行程序指令；片上网络，连接多个单核系统，以实现多个单核系统之间的数据通信。本申请通过将多个单核系统集成于一众核计算芯片，并将其中一个单核系统设为第一系统，将其他的单核系统设为第二系统，由第一系统配合片上网络控制第二系统执行程序指令，第一系统以相同的数据访问方式对第二系统进行读写操作，提高众核计算芯片的数据存储和传输效率，增强众核计算芯片的性能。
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公开(公告)号：CN114325477A
公开(公告)日：2022-04-12
申请号：CN202111670302.6
申请日：2021-12-30
申请人： 西安紫光国芯半导体有限公司
摘要： 本申请提供了一种三维芯片的测试方法、装置和系统。该测试方法包括：电源设备向三维芯片的待检测端口施加检测信号，检测电源设备的电信号和/或待检测端口的反馈信号，反馈信号为待检测线路接收到检测信号后产生的电信号，根据检测到的电信号和/或反馈信号，确定三维芯片是否存在短路故障。该方法中，在不采用ATE机台的情况下，通过检测电源设备的电信号和/或待检测端口的反馈信号，根据检测到的结果，就可以确定三维芯片是否存在故障，实现了3D IC封装之后的电性能测试，从而降低了3D IC的测试成本，进而解决了现有技术中的3D IC的短路或漏电等情况的测试方式成本较高的问题。
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