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公开(公告)号：CN110226233A
公开(公告)日：2019-09-10
申请号：CN201880006962.4
申请日：2018-01-17
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 使得从相对于半导体衬底的表面的法线方向观察时小平面(F)不与沟槽栅构造的前端重叠。由此，用来形成沟槽栅构造的沟槽(6)的底面的深度变得均匀，能够以在底面没有凹凸的状态形成栅极绝缘膜(7)，所以能够使栅极绝缘膜(7)的膜厚成为一定。因而，能够将p型深层(5)及p型深层(30)形成到较深的位置，并且能够得到栅极绝缘膜(7)的耐压。
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公开(公告)号：CN110050349A
公开(公告)日：2019-07-23
申请号：CN201780075779.5
申请日：2017-12-12
Abstract: 在保护环部中，通过在n-型漂移层(2)的表层部形成电场缓和用的电场缓和层(40)，从而抑制电场进入p型保护环(21)之间。由此，电场集中得到缓和，由电场集中引起的层间绝缘膜(10)的击穿得到抑制，能够抑制耐压下降。因此，能够制成可得到所期望的耐压的SiC半导体装置。
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公开(公告)号：CN109417088A
公开(公告)日：2019-03-01
申请号：CN201780041566.0
申请日：2017-06-29
IPC: H01L29/06 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 关于框状部(32)及p型保护环(21)中的单元部侧与其他部分相比间隔窄，将使间隔变窄的部分设为点线部(211、322)。这样，使框状部(32)及p型保护环(21)中的单元部侧的间隔变窄，从而将单元部侧的电场集中缓和，使得等电位线更朝向外周侧。此外，通过设置点线部(211、322)，在单元部、连接部及保护环部，减少每单位面积的沟槽的形成面积的差，使形成在单元部、连接部及保护环部之上的p型层的厚度均匀化。由此，当将p型层进行回蚀时，能够抑制p型层作为残渣残留在保护环部。
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公开(公告)号：CN105264667B
公开(公告)日：2018-06-26
申请号：CN201480032021.X
申请日：2014-05-28
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
CPC classification number: H01L29/7813 , H01L21/02529 , H01L21/02579 , H01L21/0262 , H01L21/041 , H01L29/1095 , H01L29/1608 , H01L29/66068
Abstract: 碳化硅半导体装置具备纵型MOSFET，该纵型MOSFET具有包括高浓度杂质层(1)和漂移层(2)的半导体基板、基极区(3)、源极区(4)、沟槽栅构造、源极电极(9)和漏极电极(10)。所述基极区为：高浓度基极区(3a)以及与所述高浓度基极区相比第二导电型杂质浓度更低的低浓度基极区(3b)层叠。所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接。
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公开(公告)号：CN104380442B
公开(公告)日：2017-05-31
申请号：CN201380031331.5
申请日：2013-06-06
IPC: H01L21/336 , H01L29/06 , H01L29/12 , H01L29/78
CPC classification number: H01L29/66068 , H01L21/02529 , H01L21/0455 , H01L21/0475 , H01L21/049 , H01L21/3065 , H01L29/045 , H01L29/0619 , H01L29/0623 , H01L29/0661 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/4236 , H01L29/66348 , H01L29/66734 , H01L29/7397 , H01L29/7811 , H01L29/7813 , H01L29/7827
Abstract: 在SiC半导体装置的制造方法中，通过外延生长在沟槽(6)内形成p型层(31)之后，通过氢蚀刻，将p型层(31)仅保留在沟槽(6)的底部及两末端部，从而形成p型SiC层(7)。即，去除p型层(31)中形成在沟槽(6)的侧面的部分。由此，能够不通过倾斜离子注入来形成p型SiC层(7)。因此，不需要另行进行倾斜离子注入，因此能够抑制移动离子注入装置等制造工序变得麻烦的情况，能够抑制制造成本。此外，还没有离子注入引起的缺陷损坏，因此能够抑制漏极泄漏，能够切实地防止在沟槽(6)的侧面残留p型SiC层(7)。因此，能够制造能够同时实现高耐压和高开关速度的SiC半导体装置。
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Patent Agency Ranking
公开(公告)号：CN104380471A
公开(公告)日：2015-02-25
申请号：CN201380031045.9
申请日：2013-06-06
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L27/04 , H01L29/06 , H01L29/12 , H01L29/47 , H01L29/861 , H01L29/868 , H01L29/872
CPC classification number: H01L29/7811 , H01L21/046 , H01L21/0475 , H01L21/30604 , H01L21/308 , H01L21/761 , H01L21/8213 , H01L29/0615 , H01L29/063 , H01L29/0634 , H01L29/0661 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/157 , H01L29/158 , H01L29/1608 , H01L29/41766 , H01L29/4236 , H01L29/66068 , H01L29/66727 , H01L29/66734 , H01L29/7806 , H01L29/7813 , H01L29/861 , H01L29/872
Abstract: SiC半导体装置具备以埋入沟槽(5a)内的方式具有低浓度区域(5b)和高浓度区域(5c)的p型区域(5)，该沟槽(5a)形成在单元区域中，由低浓度区域(5b)构成p型柱，并且由高浓度区域(5c)构成p+型深层。由此，能够由基于低浓度区域(5b)的p型柱和基于n型漂移层(2)的n型柱构成SJ构造，所以实现了导通电阻的降低。此外，通过基于高浓度区域(5c)的p+型深层在截止时阻断漏极电位，所以能够缓和对栅极绝缘膜(8)施加的电场，能够防止栅极绝缘膜(8)被破坏。因此，SiC半导体装置能够实现降低导通电阻和防止栅极绝缘膜(8)破坏这双方。
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公开(公告)号：CN112262478B
公开(公告)日：2024-04-09
申请号：CN201980020140.6
申请日：2019-03-19
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/20 , H01L21/336 , H01L29/12 , H01L29/739
Abstract: 本发明提供半导体装置及其制造方法。使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。
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公开(公告)号：CN110914998B
公开(公告)日：2023-11-07
申请号：CN201880044763.2
申请日：2018-06-21
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。
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公开(公告)号：CN111149213B
公开(公告)日：2023-08-11
申请号：CN201880056697.0
申请日：2018-08-29
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/205 , H01L21/336 , H01L29/12
Abstract: 第1导电型的源极区域(8)构成为，其第2导电型的基区(6)侧和其与源极电极(15)欧姆接触的表面侧相比杂质浓度低。例如，将源极区域(8)由设为较低浓度的第1源极区域(8a)和设为比其高浓度的第2源极区域(8b)构成。由此，能够减小负载短路时的饱和电流值，能够使SiC半导体装置的短路耐量提高。
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