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公开(公告)号：CN112262478A
公开(公告)日：2021-01-22
申请号：CN201980020140.6
申请日：2019-03-19
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/20 , H01L21/336 , H01L29/12 , H01L29/739
Abstract: 使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。
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公开(公告)号：CN111066152A
公开(公告)日：2020-04-24
申请号：CN201880055698.3
申请日：2018-08-29
Applicant: 株式会社电装
Abstract: 具备：第1导电型的由碳化硅构成的第1电流分散层(13)，形成在n－型层(12)与基体区域(18)之间，与n－型层(12)相比为高杂质浓度；第2导电型的由碳化硅构成的多个第1深层(14)，形成在第1电流分散层(13)内，比第1电流分散层(13)浅并且在一个方向上延伸设置；第1导电型的由碳化硅构成的第2电流分散层(15)，形成在第1电流分散层(13)与基体区域(18)之间，沟槽(21)的底部位于该第2电流分散层；以及第2导电型的由碳化硅构成的第2深层(17)，形成在第1电流分散层(13)与基体区域(18)之间，与基体区域(18)相连并与第1深层(14)相连，并且从沟槽(21)离开而形成。
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公开(公告)号：CN108026661B
公开(公告)日：2020-11-10
申请号：CN201680049110.4
申请日：2016-08-25
Applicant: 株式会社电装
IPC: H01L21/205 , C30B29/36 , C23C14/06 , C23C16/42
Abstract: 本发明提供一种碳化硅单晶，其中，存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)。贯通位错中，巴尔格矢量与位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。
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公开(公告)号：CN108026661A
公开(公告)日：2018-05-11
申请号：CN201680049110.4
申请日：2016-08-25
Applicant: 株式会社电装
IPC: C30B29/36 , C23C14/06 , C23C16/42 , H01L21/205
Abstract: 本发明提供一种碳化硅单晶，其中，存在位错线(21)贯通c面、同时巴尔格矢量(bv)至少具有c轴方向的成分的贯通位错(20)。贯通位错中，巴尔格矢量与位错线的朝向所形成的角度(θ1)大于0°且在40°以内的贯通位错的密度为300个/cm2以下，角度大于40°的贯通位错的密度为30个/cm2以下。
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公开(公告)号：CN111133588A
公开(公告)日：2020-05-08
申请号：CN201880059522.5
申请日：2018-09-17
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 在以一个方向为长度方向的沟槽栅构造的下方，配置具有以与沟槽栅构造交叉的方向为长度方向的JFET部(3)及电场阻挡层(4)的饱和电流抑制层(3、4)。此外，JFET部(3)和电场阻挡层(4)为交替地反复形成的条形状，将JFET部(3)做成具有第1导电型杂质浓度比较高的第1层(3b)和第1导电型杂质浓度比其低的第2层(3c)的结构。
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Patent Agency Ranking
公开(公告)号：CN110914998A
公开(公告)日：2020-03-24
申请号：CN201880044763.2
申请日：2018-06-21
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。
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公开(公告)号：CN112262478B
公开(公告)日：2024-04-09
申请号：CN201980020140.6
申请日：2019-03-19
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/20 , H01L21/336 , H01L29/12 , H01L29/739
Abstract: 本发明提供半导体装置及其制造方法。使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。
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公开(公告)号：CN110914998B
公开(公告)日：2023-11-07
申请号：CN201880044763.2
申请日：2018-06-21
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。
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公开(公告)号：CN111066152B
公开(公告)日：2023-07-21
申请号：CN201880055698.3
申请日：2018-08-29
Applicant: 株式会社电装
Abstract: 具备：第1导电型的由碳化硅构成的第1电流分散层(13)，形成在n－型层(12)与基体区域(18)之间，与n－型层(12)相比为高杂质浓度；第2导电型的由碳化硅构成的多个第1深层(14)，形成在第1电流分散层(13)内，比第1电流分散层(13)浅并且在一个方向上延伸设置；第1导电型的由碳化硅构成的第2电流分散层(15)，形成在第1电流分散层(13)与基体区域(18)之间，沟槽(21)的底部位于该第2电流分散层；以及第2导电型的由碳化硅构成的第2深层(17)，形成在第1电流分散层(13)与基体区域(18)之间，与基体区域(18)相连并与第1深层(14)相连，并且从沟槽(21)离开而形成。
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